[发明专利]基于两个N位AD合成一个N+1位AD的数据采集系统

说明书

本发明为基于两个N位AD合成一个N+1位AD的数据采集系统。本发明基于ADC采样原理，将目标信号分别进行放大等一系列处理之后，利用可编程逻辑门阵列FPGA作为中央处理器，控制两个低分辨率AD芯片对信号进行采样采样，并将AD芯片传输至可编程逻辑门阵列FPGA的信号进行合成，达到实现更高分辨率的ADC采样的目标。最后可编程逻辑门阵列FPGA向静态随机存取存储器SRAM传送数据，数据处理完成后传输给上位机显示。解决在部分芯片无法获取的情况下，能够达到高精度的数据采集的问题，从而降低ADC数据采集系统成本，保证数据采集稳定性。

技术领域

本发明与信号的采集处理技术领域相关。

背景技术

数据采集电路系统是人们研究、测试以及开发中必不可少的组成部分，而高精度的数据采集能够提高整个测试系统的性能和可靠程度。数据采集技术是指将不同种类的物理信号，通过一系列的操作转变成可供电脑识别、运算处理以及存储的数字信号也就是电信号。在这一整个过程之中，输入的信号需要提前进行处理：经过信号放大处理、滤波环节、采样保持，最后通过模拟数字转换模块得到对应的数字信号，成本很高。

发明内容

本发明的目的是提供一种利用低位的模拟数字转换芯片代替高位的模拟数字转换芯片，数据采集精度高,成本低的ADC数据采集系统。

本发明是这样实现的：

基于FPGA控制的由两个N位AD合成一个N+1位AD的数据采集系统，将待测单端信号经过一个单端转差分放大电路后变为两路幅值不同相位相同的模拟信号，单端转差分放大电路如图1所示，这两路信号分别代表原始信号大于零和小于零部分，再分别输入第1-2块模数转换电路AD进行转换。模数转换电路的数据输出端以及控制端与可编程逻辑门阵列FPGA的连接，同时输入信号通过一个过零比较器与可编程逻辑门阵列FPGA相连，这个信号SIGN用于区分输入信号大于零和小于零两种状态，过零比较器如图2所示。可编程逻辑门阵列FPGA的输出与两个存储处理子系统连接，每一个存储处理子系统由一个开关芯片ADG734和一个静态随机存取存储器SRAM组成，待测信号分别经过第1-2模数转换电路AD将模拟信号转换为数字信号后再输出给可编程逻辑门阵列FPGA，可编程逻辑门阵列FPGA通过SIGN信号实现对两个模数转换电路的信号进行分别读取，读取的数据按照可编程逻辑门阵列FPGA内部采样时序排列，由此将其合成为完整待测数据。数据处理步骤为：

(1)待测信号经过第1-2单端转差分放大电路变为幅值翻倍相位不变的第1、2模拟信号，

(2)单端转差分放大电路处理的第1模拟信号经过加法器为第1待测信号，信号经过加法器之后电压增加0.512V，输入到第1模数转换电路，由第1模数转换电路AD进行采样，

(3)单端转差分放大电路处理的第2模拟信号分别经过加法器和减法器转换为第2待测信号，信号经过减法器之后电压减少0.512V，输入到第2模数转换电路，由第2模数转换电路AD进行采样，

(4)FPGA通过2路控制线分别控制模数转换电路AD，第1控制线PWRDWN为控制模数转换电路AD的启动与停止，第2控制线ENCODE为模数转换电路AD的采样时钟，在此信号上升沿进行采样，

(5)当比较器输出信号SIGN为高电平时，可编程逻辑门阵列FPGA通过第2控制线ENCODE信号启动第1模数转换电路AD进行转换，获得的转换码为信号大于零的情况，此时第1控制线PWRDWN低电平，第2控制线ENCODE上升沿采样，第1模数转换电路AD通过8路数据线接收外部FPGA写入的指令，

(6)第1模数转换电路AD完成一次数据转换后，第1控制线PWRDWN引脚被拉低，持续一个时钟周期，第1模数转换电路AD将数字信号通过8路数据线传入可编程逻辑门阵列FPGA中，可编程逻辑门阵列FPGA中将接收到的采样信号值减少0.512V，