[发明专利]基于两个N位AD合成一个N+1位AD的数据采集系统

权利要求书

1.基于两个N位AD合成一个N+1位AD的数据采集系统，其特征在于，将待测单端信号经过第1-2单端转差分放大电路后变为两路幅值不同相位相同的模拟差分信号，这两路模拟差信号分别代表原始信号大于零和小于零部分，分别输入第1、2模数转换电路AD进行转换，第1-2模数转换电路AD的数据输出端以及控制端与可编程逻辑门阵列FPGA连接，同时待测单端信号通过一个过零比较器与可编程逻辑门阵列FPGA相连，比较器输出信号 SIGN用于区分输入信号大于零和小于零两种状态，可编程逻辑门阵列FPGA的输出与第1-2存储处理子系统连接，每一个存储处理子系统由一个开关芯片ADG734和一个静态随机存取存储器SRAM组成，待测信号分别经过第1、2模数转换电路AD变为数字信号后被传输给可编程逻辑门阵列FPGA，可编程逻辑门阵列FPGA实现对第1、2模数转换电路所传输的数字信号进行读取，并将读取到的信号合成为完整的待测信号，数据处理步骤为：

(1)待测信号经过第1-2单端转差分放大电路变为幅值翻倍相位不变的第1、2模拟信号，

(2)单端转差分放大电路处理的第1模拟信号经过加法器为第1待测信号，信号经过加法器之后电压增加0.512V，输入到第1模数转换电路，由第1模数转换电路AD进行采样，

(3)单端转差分放大电路处理的第2模拟信号分别经过加法器和减法器转换为第2待测信号，信号经过减法器之后电压减少0.512V，输入到第2模数转换电路，由第2模数转换电路AD进行采样，

(4)FPGA通过2路控制线分别控制模数转换电路AD，第1控制线PWRDWN为控制模数转换电路AD的启动与停止，第2控制线ENCODE为模数转换电路AD的采样时钟，在此信号上升沿进行采样，

(5)当比较器输出信号SIGN为高电平时，可编程逻辑门阵列FPGA通过第2控制线ENCODE信号启动第1模数转换电路AD进行转换，获得的转换码为信号大于零的情况，此时第1控制线PWRDWN低电平，第2控制线ENCODE上升沿采样，第1模数转换电路AD通过8路数据线接收外部FPGA写入的指令，

(6)第1模数转换电路AD完成一次数据转换后，第1控制线PWRDWN引脚被拉低，持续一个时钟周期，第1模数转换电路AD将数字信号通过8路数据线传入可编程逻辑门阵列FPGA中，可编程逻辑门阵列FPGA中将接收到的采样信号值减少0.512V，

(7)第1模数转换电路AD完成一次数据传输后，当比较器输出信号SIGN为低电平时，可编程逻辑门阵列FPGA通过第2控制线ENCODE信号启动第2模数转换电路AD进行转换，获得的转换码为信号小于零的情况，第2模数转换电路AD重复一次5）和6）骤，其中在重复第6）步骤时，可编程逻辑门阵列FPGA中将接收到的采样信号值增加0.512V，

(8)可编程逻辑门阵列FPGA在分别接收到这两路采样信号后，按照采样顺序将其组合起来，

(9)当再次需要传送数据时，先拉高第1控制线PWRDWN引脚，用于分隔两组数据，之后再重复上述读写操作，实现下一组数据的传送，

(10)采用开关芯片ADG734来控制静态随机存取存储器SRAM的SPI接口的连接关系，开关芯片ADG734的控制线引脚被拉低时，可编程逻辑门阵列FPGA拥有静态随机存取存储器SRAM的写权限，开关芯片ADG734的控制线引脚被拉高，可编程逻辑门阵列FPGA拥有静态随机存取存储器SRAM的读权限，

(11)第1存储处理子系统CM1内的第1静态随机存取存储器SRAM芯片向可编程逻辑门阵列FPGA发送读取指令，可编程逻辑门阵列FPGA与第1存储处理子系统CM1内的第1开关芯片ADG734的控制线引脚被拉低，这时第1存储处理子系统CM1内的第1静态随机存取存储器SRAM与可编程逻辑门阵列FPGA的SPI接口被联通，数据通过SPI接口以序列形式写入第1静态随机存取存储器SRAM，

(12)当第1静态随机存取存储器SRAM存满后，可编程逻辑门阵列FPGA与第1存储处理子系统CM1内的第1开关芯片ADG734的控制线引脚被拉高， 这时第1存储处理子系统CM1内与第1静态随机存取存储器SRAM与可编程逻辑门阵列FPGA的SPI接口联通，通过SPI接口读取数据，

(13)当可编程逻辑门阵列FPGA与第1存储处理子系统CM1内的开关芯片ADG734的控制线引脚拉高，停止向其传送数据时，第2存储处理子系统CM2内的第2静态随机存取存储器SRAM向可编程逻辑门阵列FPGA发送读取指令，第2存储处理子系统的处理过程同第11），12）步，

(14)当可编程逻辑门阵列FPGA处理完所有数据后，通过SPI接口向USB芯片传送数据，USB芯片再通过USB总线将数据传送给上位机显示。

2.根据权利要求1所述的基于两个N位AD合成一个N+1位AD的数据采集系统，其特征在于,模数转换电路AD与可编程逻辑门阵列FPGA有八位的数据线以及两位控制线连接，FPGA与每一个存储处理子系统中的开关芯片ADG734通过五条线相连，包括串行外设接口SPI和一根控制线，开关芯片ADG734与静态随机存储SRAM通过SPI接口线相连，与存储处理子系统外部的通用串行芯片USB通过SPI接口线连接，USB芯片与上位机通过通用串行总线USB总线连接。