[发明专利]一种分步进位处理方法、系统、加法器

说明书

本发明涉及集成电路技术领域中的一种分步进位处理方法、系统、加法器，包括以下步骤：将长整数数据分为位宽相等的若干组数据组，并根据组序将每两组数据作为一组计算组，计算每组计算组的和数；基于每组和数得到对应的进位判断信号，并基于每组进位判断信号得到本组进位输出；基于每组和数以及本组进位输出，输出最终计算结果，解决了现有长整数加法计算时，因高位需要等待低位完成进位才能进行数据选择而导致电路运算速度低的问题。

技术领域

本发明涉及集成电路技术领域，具体涉及一种分步进位处理方法、系统、加法器。

背景技术

RSA加密算法是一种主流的加密算法，其应用广泛，兼容性广。作为一种加密算法，其安全性是人们首要关注的重点，RSA密码系统的安全性取决于大数分解的困难性，因此RSA密码系统通常涉及到大整数的计算。在RSA算法的计算中存在大整数的加法运算，该大整数加法运算的速度会影响整个系统的运算速度。

长整数加法在用硬件实现的过程中，高位相加需要等低位进位到来才能完成，因此长整数相加时过长的进位链会导致电路运算速度大幅降低，在fpga中实现两个1024bit数据相加的行波进位加法器能够达到的最高电路速度不足百兆。对此现有的处理方案主要有超前进位加法器以及进位选择加法器。

超前进位加法器通过提前计算进位来达到提升运算速度的效果，但这将增加电路资源消耗，尤其是在处理长整数加法时，进位链越长，电路消耗的逻辑资源增加越多，因此大多数时候会采用多级超前进位加法器串行级联的折中方案。

进位选择加法器将低位进位为“1”以及低位进位为“0”两种情况的结果同时计算出来，并通过低位进位直接选择最终计算结果，在这样的结构中由于要同时计算两种情况的结果，因此电路消耗的资源也是普通串行加法器的两倍，且由于其中的进位选择链中，高位仍需等低位完成进位选择才能进行数据选择，因此这一结构在实现长整数加法时，最终电路速度也较为有限。

发明内容

本发明针对现有技术中的缺点，提供了一种分步进位处理方法、系统、加法器，解决了现有长整数加法计算时，因高位需要等待低位完成进位才能进行数据选择而导致电路运算速度低的问题。

为了解决上述技术问题，本发明通过下述技术方案得以解决：

一种分步进位处理方法，包括以下步骤：

将长整数数据分为位宽相等的若干组数据组，并根据组序将每两组数据作为一组计算组，计算每组计算组的和数；

基于每组和数得到对应的进位判断信号，并基于每组所述进位判断信号得到本组进位输出；

基于每组所述和数以及本组进位输出，输出最终计算结果。

可选的，将长整数数据分为位宽相等的若干组数据组时，得到最佳分组的位宽及组数的计算公式为：

，

其中，N为长整数位宽；T为单个两输入与门/或门延时；w为每组数据组的位宽，取2的整数次幂；m为数据组的组数；T_add为每组加法器的延时；T_sel为进位链延时；T_total为系统总延时。

可选的，基于每组和数得到对应的进位判断信号，包括以下步骤：

将每组所述和数进行缩位与计算，得到进位判断信号。

可选的，基于每组所述进位判断信号得到本组进位输出，包括以下步骤：

判断所述进位判断信号是否为“1”，若是，则本组进位输出等于低位组的进位输出，若否，则本组进位输出等于本组进位数。

可选的，还包括以下步骤：

基于所有进位判断信号得到时钟控制信号；