[发明专利]写入均衡检测器、写入均衡检测电路及存储器

说明书

本发明提供一种写入均衡检测器、写入均衡检测电路及存储器，其通过将恢复逻辑函数(相当于MCK_R1和MCK_F1的异或函数XOR)实现到写入均衡检测器的触发器NMOS分支中，并使用半频时钟信号(MCK_R1和MCK_F1)作为其输入，从而不需要另行设置时钟恢复电路就能得到时钟(CK)信号相对于DQS信号的时序偏差信息，能够避免因时钟恢复电路而导致的最大动作频率的限制以及额外的相位误差。

技术领域

本发明涉及一种写入均衡检测器、写入均衡检测电路及存储器。

背景技术

关于存储器，按读写功能可以划分为只读存储器(ROM)和随机读写存储器(RAM)。只读存储器中存储的内容是固定不变的，是只能读出而不能写入的半导体存储器；而随机读写存储器是既能读出又能写入的存储器。此外，随机读写存储器又可分为SRAM(静态)和DRAM(动态)。其中SRAM又包括SDR SRAM、DDR SRAM、QDR SRAM、ZBT SRAM等；DRAM又包括SDRAM、DDR DRAM、RDRAM。

DRAM是一种时钟同步式存储器，其以处理器发出的时钟信号为基准进行动作。用于定义动作的命令信号和用于指定存储器单元的地址信号并行发送，并与时钟的上升沿同步。DDR数据传输中，DQ Strobe(DQS)信号成为基准以代替时钟，并通过DQ总线进行数据传输。命令信号和地址信号仅同步到时钟的上升沿，而数据信号同步到DQS的上升沿和下降沿。时钟、命令信号、地址信号从处理器单向输入DRAM，而DQS和DQ是双向的，在写入时输入到DRAM，在读取时从DRAM输出。

在存储器中，有时会由于信道失配或片上分布失配而引起时钟信号相对于DQS信号的时序偏差。为了消除时钟信号相对于DQS信号的时序偏差，会执行写入均衡训练。LPDDR4和DDR5等高速DRAM器件使用半频时钟来缓解内部控制逻辑设计的时序限制。这些半频时钟系统中的传统的写入均衡检测电路一般会在通过DQS信号捕获时钟信号之前使用时钟恢复电路。

图5示出了现有技术中在写入均衡训练模式期间感测时钟(CK)信号相对于DQS信号的时序偏差并通过DQ引脚将时序偏差信息发送回控制器的写入均衡检测电路。

全频(F)的CK_T/CK_C和DQS_T/DQS_C通过输入接收器输入，分别通过时钟分频器和DQS分频器(二分频电路)改变成半频(F/2)4相时钟。即，通过外部时钟“CK_T，CK_C”的分频生成“MCK_R1/MCK_F1，MCK_R2/MCK_F2”，通过外部DQS信号“DQS_T，DQS_C”的分频生成“DQS_R1/DQS_F1，DQS_R2/DQS_F2”。半频时钟使得内部控制逻辑设计更容易实现，并且能够在更高的频率下动作。命令解码器、地址锁存器、用于写入和读取延迟的控制逻辑、SERDES(SERializer(串行器)/DESerializer(解串器)的简称)等是基于4相时钟设计的。

然后，DQS中继器将半频DQS_R1/DQS_R2信号沿长距离片上线路输出至写入均衡检测器；并且时钟中继器将半频MCK_R1/MCK_F1信号沿长距离片上线路输出至时钟恢复电路，通过时钟恢复电路恢复到原始频率(F)之后输出至写入均衡检测器。其中，时钟恢复电路可以用简单的逻辑门实现(参见图6)。这里，如果不将半频MCK_R1/MCK_F1信号恢复到原始频率，则无法确定哪个选通脉冲对应于被分割的DQS和CK的第一相位，从而无法获知DQS_T和CK_T之间的时序关系。

写入均衡检测器(参见图7)通过使用DQS_R1和DQS_R2捕获恢复的时钟信号(CLK_Restore)，来确定CK_T是早于DQS_T还是晚于DQS_T。捕获的时序关系信息通过DQ引脚反馈给控制器。控制器(DRAM控制器)可以根据写入均衡检测器的输出来改变DQS延迟，并再次向DRAM发送写入均衡命令。

以往，写入均衡检测器内的采样电路DFF一般使用传统的D触发器(参见图8A～图8C)。此外，图9A和图9B示出了现有技术中用于说明写入均衡训练动作的第一种情形和第二种情形的时序图。

发明内容