[实用新型]一种低温漂系数振荡器电路

权利要求书

1.一种低温漂系数振荡器电路，其特征在于，包括：锁存器电路、偏置电流产生电路、第一电流导向开关、第二电流导向开关、第一充电电容CL及第二充电电容CR，所述第一充放电电容CL并联在所述锁存器电路的第一输入端，所述第二充放电电容CR并联在所述锁存器电路的第二输入端，所述第一电流导向开关及所述第二电流导向开关的电流输入端均连接在所述偏置电流产生电路的电流输出端，所述第一电流导向开关和所述第二电流导向开关的电流输入端分别接至所述锁存器电路的第一输入端和第二输入端，所述第一电流导向开关和所述第二电流导向开关的受控输入端分别连接至第二缓冲器和第一缓冲器的输出端，所述第一缓冲器和所述第二缓冲器的输入端分别接至所述锁存器的第一输出端和第二输出端，所述第一缓冲器和所述第二缓冲器的输出端还用于输出互补的第一方波信号CKB和第二方波信号CK。

2.如权利要求1所述的低温漂系数振荡器电路，其特征在于，所述锁存器电路包括第一NMOS晶体管M0、第二NMOS晶体管M1、第一PMOS晶体管M2、第二PMOS晶体管M3、第一反相器I0和第二反相器I1；

所述第一NMOS晶体管M0的栅极和所述第二NMOS晶体管M1的栅极构成所述锁存器电路的两个互补输入端INL和INR，所述第一NMOS晶体管M0的漏极和所述第二NMOS晶体管M1的漏极构成所述锁存器电路的两个互补输出端X0和X1，所述第一NMOS晶体管M0的源极和所述第二NMOS晶体管M1的源极均接地；

所述第一PMOS晶体管M2的源极和所述第二PMOS晶体管M3的源极均接至电源VDD，所述第二PMOS晶体管M3的栅极接至所述第一PMOS晶体管M2的漏极X0，所述第一PMOS晶体管M2的栅极接至所述第二PMOS晶体管M3的漏极X1，所述第一NMOS晶体管M0的漏极电连接至所述第一PMOS晶体管M2的漏极X0，所述第二NMOS晶体管M1的漏极电连接至所述第二PMOS晶体管M3的漏极X1。

3.如权利要求2所述的低温漂系数振荡器电路，其特征在于，所述第一电流导向开关包括第四PMOS晶体管M7和第四NMOS晶体管M6，所述第四PMOS晶体管M7的源极与所述偏置电流产生电路的电流输出端电连接，所述第四PMOS晶体管M7的栅极和所述第四NMOS晶体管M6的栅极均与第二CMOS缓冲器I2的输出端电连接，所述第四PMOS晶体管M7的漏极与所述第四NMOS晶体管M6的漏极电连接，所述第四PMOS晶体管M7的漏极与所述第四NMOS晶体管M6的漏极的结点INL与所述第一NMOS晶体管M0的栅极电连接，所述第一充电电容CL的其中一个极板与所述结点INL电连接，所述第一充电电容CL的另一个极板接地。

4.如权利要求2所述的低温漂系数振荡器电路，其特征在于，所述第二电流导向开关包括第三NMOS晶体管M4和第三PMOS晶体管M5，所述第三PMOS晶体管M5的源极与所述偏置电流产生电路的电流输出端电连接，所述第三PMOS晶体管M5的栅极和所述第三NMOS晶体管M4的栅极均与第一CMOS缓冲器I3的输出端电连接，所述第三PMOS晶体管M5的漏极与所述第三NMOS晶体管M4的漏极电连接，所述第三PMOS晶体管M5的漏极与所述第三NMOS晶体管M4的漏极的结点INR与所述第二NMOS晶体管M1的栅极电连接，所述第二充电电容CR的其中一个极板与所述结点INR电连接，所述第二充电电容CR的另一个极板接地。

5.如权利要求1～4任意一项所述的低温漂系数振荡器电路，其特征在于，所述偏置电流产生电路包括第五PMOS晶体管M8、第六PMOS晶体管M9、第五NMOS晶体管M10、第一电阻R0、电流源i₀和运算放大器AMP；

所述第五NMOS晶体管M10的栅极与所述第五NMOS晶体管M10的漏极连接，所述第五NMOS晶体管M10的漏极与所述电流源i₀电连接，所述第五NMOS晶体管M10的源极接地，所述第五PMOS晶体管M8的源极和所述第六PMOS晶体管M9的源极均与电源VDD电连接，所述第六PMOS晶体管M9的漏极经所述第一电阻R0接地，所述运算放大器AMP的反相输入端与所述第五NMOS晶体管M10的漏极电连接，所述运算放大器AMP的同相输入端与所述第六PMOS晶体管M9的漏极电连接，所述第五PMOS晶体管M8的漏极输出偏置电流i_ref用于对所述第一充电电容CL或所述第二充电电容CR进行充电。