[实用新型]掉电残压泄放电路

说明书

本申请公开了一种掉电残压泄放电路，涉及残压泄放的技术领域，包括检测电阻RT、残压驱动支路和残压泄放支路；检测电阻RT被配置为串接在储能电容C和供电端VCC之间；残压驱动支路具有第一端、第二端和第三端，该第一端和第三端分别连在检测电阻RT的两端，且第一端靠近储能电容C，第二端通过分压电阻R1接地；残压泄放支路具有第四端、第五端和第六端，第四端与第三端相连，第五端接地，第六端与第二端相连；其中，若第一端和第三端的压差超过设定的电压阈值，则残压驱动支路导通第二端和第一端，以驱动残压泄放支路导通第五端和第四端。本申请在供电线路掉电时触发残压快速泄放直至基本消除，适用在快速上下电的应用场景。

技术领域

本申请涉及残压泄放的技术领域，特别涉及一种掉电残压泄放电路。

背景技术

电子产品的供电线路上常常设置大容量的储能电容C(常见铝电解、钽电容等)来稳定电压、滤出低频噪声。若发生供电线路掉线的情况，储能电容C存储的电能会造成残压泄放缓慢、电压回弹，进而干扰到电子产品的正常工作状态。

在断开电源开关之后，供电线路上的储能电容C存储的电能引起电压下降缓慢，其它的各模块并未全部下电，若此刻再次快速继续接上电源，部分模块的供电在掉电器件一直维持，打乱了系统正常的上电时序，可能会导致无法正常开启、系统死机等问题。

以及，铝电解、坦电容等储能电容C在电源断开后的一段时间，会利用自身储存的电能为系统输送电流，而储能电容C的内阻效应则使得该储能电容C的内外部输出间形成压差。在电压下降到后级的二级电源的关闭门限时，储能电容C的放电电流突然降低，该储能电容 C的内外间压差平衡，引起外部电压上升(原因是内外由于电流+内阻形成压差，在电流突然降低后，压差消失，外部电压将升高)，进而触发二级电源再次开启。

以某电子产品拔掉适配器为例，该电子产品中的供电线路上设有储能电容C，在拔掉适配器后，电压从12V掉到6V耗时34ms，电压降低到6V左右时回弹约0.8V，并造成了后级电源的再次开启。

发明内容

本申请实施例提供一种掉电残压泄放电路，以解决相关技术中电源供电线路上的储能电容C存储的电能在电源掉电时造成的残压泄放缓慢、电压回弹的技术问题。

本申请实施例提供了一种掉电残压泄放电路，包括检测电阻RT、残压驱动支路和残压泄放支路；

所述检测电阻RT被配置为串接在储能电容C和供电端VCC之间；

所述残压驱动支路具有第一端、第二端和第三端，该第一端和第三端分别连在所述检测电阻RT的两端，且所述第一端靠近所述储能电容C，第二端通过分压电阻R1接地；

所述残压泄放支路具有第四端、第五端和第六端，所述第四端与所述第三端相连，第五端接地，第六端与所述第二端相连；

其中，若所述第一端和第三端的压差超过设定的电压阈值，则所述残压驱动支路导通所述第二端和第一端，以驱动所述残压泄放支路导通所述第五端和所述第四端。

一些实施例中，所述残压驱动支路包括：

晶体管Q1，其发射极E作为所述第一端，基极B通过限流电阻 R2接所述第三端，集电极C作为所述第二端。

一些实施例中，所述残压驱动支路还包括：

滤波电容C1，其两端分别连接所述晶体管Q1的发射极E和基极 B。

一些实施例中，所述残压泄放支路包括：

NMOS开关管M1，其漏级D通过分压电阻R3接所述第四端，源极S接所述第五端，栅极G作为所述第六端。

一些实施例中，所述残压泄放支路包括PMOS开关管M2和晶体管Q2；