[实用新型]掉电残压泄放电路

权利要求书

1.一种掉电残压泄放电路，其特征在于，包括检测电阻RT、残压驱动支路和残压泄放支路；

所述检测电阻RT被配置为串接在储能电容C和供电端VCC之间；

所述残压驱动支路具有第一端、第二端和第三端，该第一端和第三端分别连在所述检测电阻RT的两端，且所述第一端靠近所述储能电容C，第二端通过分压电阻R1接地；

所述残压泄放支路具有第四端、第五端和第六端，所述第四端与所述第三端相连，第五端接地，第六端与所述第二端相连；

其中，若所述第一端和第三端的压差超过设定的电压阈值，则所述残压驱动支路导通所述第二端和第一端，以驱动所述残压泄放支路导通所述第五端和所述第四端。

2.如权利要求1所述的掉电残压泄放电路，其特征在于，所述残压驱动支路包括：

晶体管Q1，其发射极E作为所述第一端，基极B通过限流电阻R2接所述第三端，集电极C作为所述第二端。

3.如权利要求2所述的掉电残压泄放电路，其特征在于，所述残压驱动支路还包括：

滤波电容C1，其两端分别连接所述晶体管Q1的发射极E和基极B。

4.如权利要求1所述的掉电残压泄放电路，其特征在于，所述残压泄放支路包括：

NMOS开关管M1，其漏级D通过分压电阻R3接所述第四端，源极S接所述第五端，栅极G作为所述第六端。

5.如权利要求1所述的掉电残压泄放电路，其特征在于，所述残压泄放支路包括PMOS开关管M2和晶体管Q2；

所述PMOS开关管的源极S作为所述第四端，所述晶体管Q2的集电极C依次通过分压电阻R4与分压电阻R5接所述第四端，且所述PMOS开关管的栅极G与所述分压电阻R4靠近所述分压电阻R5的一端相连；

所述PMOS开关管的漏级D通过分压电阻R6接所述第五端，所述晶体管Q2的发射极E接所述第五端；

所述晶体管Q2的基极B通过限流电阻R7接所述第六端。

6.如权利要求1～5任意一项所述的掉电残压泄放电路，其特征在于，还包括：

泄压调节支路，其设于所述第二端和所述第六端之间，并被配置为改变导通所述第四端与所述第二端的泄放电压。

7.如权利要求6所述的掉电残压泄放电路，其特征在于，泄压调节支路包括与门电路、稳压二极管D、分压电阻R8、分压电阻R9和晶体管Q3；

所述与门电路的第一输入端a与所述第二端相连，第二输入端b与所述晶体管Q3的集电极C相连，输出端f与所述第六端相连；

所述稳压二极管D的一端与所述晶体管Q3的发射极E相连，另一端接地；

所述分压电阻R8和所述分压电阻R9依次串联后一端接所述供电端VCC，另一端接地，且所述分压电阻R7靠近所述分压电阻R8的一端通过限流电阻R10与所述晶体管Q3的基极B相连；

所述晶体管Q3的发射极E通过分压电阻R11接所述供电端VCC，所述晶体管Q3的集电极C通过分压电阻R12接地。

8.如权利要求7所述的掉电残压泄放电路，其特征在于，所述分压电阻R8、分压电阻R9和所述稳压二极管D的参数可调。

9.如权利要求7所述的掉电残压泄放电路，其特征在于，所述第六端还通过分压电阻R13接地。

10.如权利要求7所述的掉电残压泄放电路，其特征在于，所述泄压调节支路还包括：

滤波电容C2，其一端与所述晶体管Q3的基极B相连，另一端接地。