[实用新型]一种多级降频器

说明书

本实用新型公开了一种多级降频器，包括分频电路及和所述分频电路连接的多级降频电路，所述分频电路滤噪整波后，变成平衡的时钟数字信号，再依次经过所述多级降频电路，把原来的时钟信号按照2平分法降低到设备的测试能力范围内。所述分频电路包括有源时钟信号频率分频电路、差分时钟信号频率分频电路、无源时钟信号频率分频电路的一种。所述多级降频电路包括多个D触发器，多个D触发器通过降频方式连接形成多级降频电路。本实用新型的多级降频器用的电子元件小，进而PCBA板大小可以减小，PCBA板便于安装在测试架上，待测试的时钟信号经过放大，整波滤噪后变成平稳的数字波，便于设备测试捕捉，误差小。

技术领域

本实用新型涉及ICT测试技术领域，具体的说是涉及一种多级降频器。

背景技术

在传统的ICT测试技术中，是利用分频芯片测试，而这种测试方式受外界干扰比较大，测试的结果不稳定，尤其无源振荡器的测试，大部分情况都是无法测试的。

因此，有必要对传统的ICT测试技术进行改进。

实用新型内容

针对现有技术中的不足，本实用新型要解决的技术问题在于提供了一种多级降频器，设计该多级降频器的目的是将测试的时钟信号经过放大，整波滤噪后变成平稳的数字波，便于设备测试捕捉，误差小。

为解决上述技术问题，本实用新型通过以下方案来实现：本实用新型的一种多级降频器，包括分频电路及和所述分频电路连接的多级降频电路，所述分频电路滤噪整波后，变成平衡的时钟数字信号，再依次经过所述多级降频电路，把原来的时钟信号按照2平分法降低到设备的测试能力范围内。

进一步的，所述分频电路包括有源时钟信号频率分频电路、差分时钟信号频率分频电路、无源时钟信号频率分频电路的一种。

更进一步的，所述有源时钟信号频率分频电路包括JP1接插元件、第一继电器KA1、电容CA1、电容CA2、电阻RA1、电阻RA2、电阻RA3、电阻RA4以及高速逻辑门芯片UA5，所述第一继电器KA1具有第一常开脚和第二常开脚，所述第一继电器KA1的两个线圈脚并联有电容CA1，所述第一继电器KA1其中一个线圈脚接地，其另一个线圈脚连接所述电阻RA1，所述电阻RA1的另一端接入3.3V电源，所述第一继电器KA1的两个公共脚通过所述第一继电器 KA1的两个常闭脚使所述JP1接插元件的FA_INPUT脚连接所述JP1接插元件的FA_OUT脚，能够通过切换开关与所述FA_OUT脚连接的第一常开脚接F_DIV电路，第二常开脚接至所述电容CA2的一端，所述电容CA2的另一端分别接至所述高速逻辑门芯片UA5的输入端I1脚和所述电阻RA2的一端，所述电阻RA2的另一端分别连接所述电阻RA3、电阻RA4，所述电阻RA3 的另一端接地，所述电阻RA4的另一端接入3.3V电源，所述高速逻辑门芯片UA5的输出脚接 F_ORI电路。