[实用新型]一种多级降频器

权利要求书

1.一种多级降频器，其特征在于，包括分频电路及和所述分频电路连接的多级降频电路，所述分频电路滤噪整波后，变成平衡的时钟数字信号，再依次经过所述多级降频电路，把原来的时钟信号按照2平分法降低到设备的测试能力范围内。

2.根据权利要求1所述的一种多级降频器，其特征在于，所述分频电路包括有源时钟信号频率分频电路、差分时钟信号频率分频电路、无源时钟信号频率分频电路的一种。

3.根据权利要求2所述的一种多级降频器，其特征在于，所述有源时钟信号频率分频电路包括JP1接插元件、第一继电器KA1、电容CA1、电容CA2、电阻RA1、电阻RA2、电阻RA3、电阻RA4以及高速逻辑门芯片UA5，所述第一继电器KA1具有第一常开脚和第二常开脚，所述第一继电器KA1的两个线圈脚并联有电容CA1，所述第一继电器KA1其中一个线圈脚接地，其另一个线圈脚连接所述电阻RA1，所述电阻RA1的另一端接入3.3V电源，所述第一继电器KA1的两个公共脚通过所述第一继电器KA1的两个常闭脚使所述JP1接插元件的FA_INPUT脚连接所述JP1接插元件的FA_OUT脚，能够通过切换开关与所述FA_OUT脚连接的第一常开脚接F_DIV电路，第二常开脚接至所述电容CA2的一端，所述电容CA2的另一端分别接至所述高速逻辑门芯片UA5的输入端I1脚和所述电阻RA2的一端，所述电阻RA2的另一端分别连接所述电阻RA3、电阻RA4，所述电阻RA3的另一端接地，所述电阻RA4的另一端接入3.3V电源，所述高速逻辑门芯片UA5的输出脚接F_ORI电路。

4.根据权利要求2所述的一种多级降频器，其特征在于，所述差分时钟信号频率分频电路包括JP2接插元件、第二继电器KD1、电容CD1、电容CD2、电容CD3、电容CD4、电阻RD1、电阻RD2、电阻RD3、电阻RD4、电阻RD5以及高速差分接收芯片UD5，所述第二继电器KD1具有第三常开脚和第四常开脚，所述第二继电器KD1的两个线圈脚并联有电容CD3，所述第二继电器KD1其中一个线圈脚接地，其另一个线圈脚连接所述电阻RD1，所述电阻RD1的另一端接入VCC电路，所述第二继电器KD1的两个公共脚通过第二继电器KD1的两个常闭脚，使所述JP2接插元件的FD_INPUT_N脚连接所述JP2接插元件的UN_FD_OUTPUT_N脚，使所述JP2接插元件的FD_INPUT_P脚连接所述JP2接插元件的UN_FD_OUTPUT_P脚，通过切换开关能够与所述FD_INPUT_N脚连接的第三常开脚连接所述电容CD1，所述电容CD1的另一端接至所述高速差分接收芯片UD5的inverting脚B，通过切换开关能够与所述JP2接插元件的FD_INPUT_P脚连接的第四常开脚连接电容CD2，所述电容CD2的另一端接至所述高速差分接收芯片UD5的no-inverting脚A和电阻RD2的一端，所述电阻RD2的另一端分别连接电阻RD3、电阻RD4、电阻RD5，所述电阻RD4并联所述电容CD4且其另一端接地，所述电阻RD5的另一端接入VCC电路，所述电阻RD3的另一端接至所述高速差分接收芯片UD5的inverting脚B。