[实用新型]一种基于BLVDS总线数据通信的降功耗通信的电路

说明书

一种基于BLVDS总线数据通信的降功耗通信的电路，包括：两块插件、BLVDS总线和数据状态线；所述插件包括FPGA、blvds芯片和mosfet管，所述mosfet管的一端连接FPGA，所述mosfet管的另一端连接数据状态线，通过调节数据状态线的电平状态输出本侧FPGA的数据状态；所述FPGA连接数据状态线获取对侧FPGA的数据状态；所述FPGA连接blvds芯片，blvds芯片之间通过BLVDS总线进行数据通信。本实用新型能够节省BLVDS总线带宽，减少了在BLVDS总线上的无效查询，降低整个装置的能耗。

技术领域

本实用新型涉及一种基于BLVDS总线数据通信的降功耗通信的电路，属于数据通信技术领域。

背景技术

BLVDS总线作为一种高速差分总线，往往应用在工业数据通信领域。BLVDS总线发送端将数据发送至数据总线，接收端解析数据，以此达到数据通信的目的。为了保证通信的实时性，通信的双方要不停进行数据查询和通信。由于这种不停地查询通信，造成了整个装能耗的增加。

BLVDS总线数据通信是双向的，主板和从板通过BLVDS总线进行数据通信时，为了保证数据的实时性，要不间断的进行数据交互，但数据从发送到对侧接收，再到数据有效往往需要一定的时间，在这段时间进行数据交互是没有意义的，既占用了BLVDS总线的带宽，也增加了整个装置的能耗。

实用新型内容

本实用新型的目的在于克服现有技术中的不足，提出了一种基于BLVDS总线数据通信的降功耗通信的电路，能够节省BLVDS总线带宽，减少了在BLVDS总线上的无效查询，降低整个装置的能耗。

为达到上述目的，本实用新型提供了一种基于BLVDS总线数据通信的降功耗通信的电路，包括：两块插件、BLVDS总线和数据状态线；

所述插件包括FPGA、blvds芯片和mosfet管，所述mosfet管的一端连接FPGA，所述mosfet管的另一端连接数据状态线，通过调节数据状态线的电平状态输出本侧FPGA的数据状态；所述FPGA连接数据状态线获取对侧FPGA的数据状态；

所述FPGA连接blvds芯片，blvds芯片之间通过BLVDS总线进行数据通信。

进一步地，所述BLVDS总线包括背板差分线P和背板差分线N，所述背板差分线P和背板差分线N的两端分别通过1块100Ω的终端电阻进行连接。

进一步地，所述blvds芯片包括用于传输模拟信号的A管脚和B管脚，所述A管脚连接背板差分线P，所述B管脚连接背板差分线N。

进一步地，所述blvds芯片包括用于传输数字信号的R管脚、DE管脚和D管脚，所述R管脚、DE管脚和D管脚连接所述FPGA。

进一步地，所述FPGA包括输出端口DO2、输出端口DO3和输入端口DI1，所述输出端口DO2连接blvds芯片的DE管脚用于确定数据传输方向，所述输出端口DO3连接blvds芯片的D管脚用于输出FPGA的数据至blvds芯片，所述输入端口DI1连接blvds芯片的R管脚用于接收blvds芯片输出的数据。

优选地，所述DE管脚确定的数据传输方向包括方向1和方向0；所述方向1为通过FPGA输出端口DO3输出FPGA的数据至blvds芯片D管脚，通过blvds芯片传输数据至BLVDS总线；所述方向0为总线传输数据至blvds芯片，通过blvds芯片的R管脚将数据传输至FPGA输入端口DI1。

进一步地，所述数据状态线通过一个4.7k上拉电阻与3.3V电源相连，以使数据状态线默认状态为高电平状态。

进一步地，所述mosfet管包括S端、D端和G端，所述S端接地，所述G端连接所述FPGA获取状态信号，所述D端连接所述数据状态线，所述mosfet管根据FPGA的状态信号调节D端和S端的连接，通过调节数据状态线的电平输出本侧FPGA的数据状态。