[实用新型]一种量子比特芯片测试结

说明书

本申请公开了一种量子比特芯片测试结，该装置包括：对地电容层，包括上电极、下电极和电容部分，所述上电极悬空，下电极接地；约瑟夫森结层，包括两个约瑟夫森结，所述两个约瑟夫森结并联在所述上电极与所述下电极之间。

技术领域

本申请涉及量子芯片领域，尤其涉及一种量子比特芯片测试结。

背景技术

超导量子计算芯片作为量子计算机的核心器件，是影响量子计算机性能的关键。目前的超导量子比特普遍采用Xmon结构设计，两个并联在十字电容与地之间的约瑟夫森结形成超导量子干涉仪，通过磁通偏置调节量子比特的工作频率。

由于量子比特的设计通常在芯片中央，同时没有预留的端子用于对约瑟夫森结性能进行标定，仅能够在稀释制冷机中降温后，通过量子比特的性能推断约瑟夫森结的好坏，浪费极大的资源和时间。

实用新型内容

本申请提供了一种量子比特芯片测试结，解决了难以及时约瑟夫森结的性能而导致浪费资源和时间的问题。

一种量子比特芯片测试结，包括：

对地电容层，包括上电极、下电极、电容部分，所述上电极悬空，下电极接地；

约瑟夫森结层，包括两个约瑟夫森结，所述两个约瑟夫森结并联在所述上电极与所述下电极之间。

在本申请的一种实施例中，所述对地电容层宽度420μm，高度285μm。

在本申请的一种实施例中，单个电极平面引线部分宽度150μm，高度100μm。

在本申请的一种实施例中，所述对地电容层包括连接所述上电极与所述下电极的通道部分和外围通道部分，所述通道部分的竖直方向宽度10μm，水平方向宽度15μm，所述外围通道部分边框宽度10μm。

在本申请的一种实施例中，所述约瑟夫森结尺寸为100*100nm²。

在本申请的一种实施例中，所述电容部分为十字形状，与所述约瑟夫森结连接处包括多个凹槽。

在本申请的一种实施例中，所述量子比特芯片测试结均匀分布在量子比特芯片四周，用于通过引线键合后测量常温下的约瑟夫森结电阻。

在本申请的一种实施例中，所述测试结还包括底层金属铝。

本申请提供了一种量子比特芯片测试结，本专利的优点在于通过测试结的设置，无需额外步骤即可在芯片周边形成测试结，通过简单测量约瑟夫森结的常温电阻，即可估算量子比特的工作频率，提高测量效率。

至少包括以下有益效果：通过在量子芯片的周围均匀安装测试结，能够在对整体量子比特芯片进行性能测试前预先进行常温电阻测试，通过常温电阻反映量子比特芯片上整体的约瑟夫森结制备均匀度，估算量子比特频率，判断芯片性能，筛选出不合格的芯片样品，提高测量效率。通过在约瑟夫森结与电容部分接触位置存在多个凹槽，能够增大约瑟夫森结电极与底层金属铝的接触面积，减小接触电阻，提高量子比特芯片的性能。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为本申请实施例提供的一种量子比特芯片测试结的对地电容层示意图。

图2为本申请实施例提供的一种量子比特芯片测试结的约瑟夫森结层示意图。

具体实施方式

为了使本申请的目的、技术方案和优点更加清楚，下面将结合本申请具体实施例对本申请进行清楚、完整的描述。显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。