[实用新型]一种多频同步时钟信号发生器

说明书

本实用新型公开了集成电路技术领域的一种多频同步时钟信号发生器，包括中央处理器和计算机存储器，所述中央处理器的左侧信号输入端与信号接收器的信号输出端电性连接，所述中央处理器的右侧的信号输出端与数据对比器的信号输入端电性连接，本实用新型结构设计合理，中央处理器和计算机存储器是整个发生器的主体，计算机存储器用来进行数据的存储和译码生产，同时此发生器可以同时进行多组数据的处理，进行多频同步，相对于传统的信号发生器而言，此实用新型专利的多频同步时钟信号发生器具有更快，更准确和更加稳定的数据处理和展示，此发生器应用范围足够广，可以对于传统的发生器进行替代。

技术领域

本实用新型涉及集成电路技术领域，具体为一种多频同步时钟信号发生器。

背景技术

时钟发生器是在主板上靠近内存插槽的一块芯片，在主板启动时提供初始化时钟信号，让主板能够启动，在主板正常运行时即时提供各种总线需要的时钟信号，以协调内存芯片的时钟频率，时钟发生器的电子组件，不断产生稳定间隔的电压脉冲，产品中所有的组件将随着这个时钟来同步进行运算动作，简单的说，数字产品必须要有时钟的控制，才能精确地处理数字信号，就好比生物的心跳一样，若时钟不稳定，轻则造成数字信号传送上的失误，重则导致数字设备无法正常运作。

而目前所用的信号发生器多为石英晶片的晶振，不能多频同时处理，并且安装容易出现浮高和虚焊现象，同时配备的进线型号单一，极为不便，为此，我们提出一种多频同步时钟信号发生器，以便解决上述问题。

实用新型内容

本实用新型的目的在于提供一种多频同步时钟信号发生器，以解决上述背景技术中提出的问题。

为实现上述目的，本实用新型提供如下技术方案：一种多频同步时钟信号发生器，包括中央处理器和计算机存储器，所述中央处理器的左侧信号输入端与信号接收器的信号输出端电性连接，所述中央处理器的右侧的信号输出端与数据对比器的信号输入端电性连接，所述中央处理器的右侧的信号输出端与数据调整器的信号输入端电性连接，所述中央处理器的底部的信号输出端与信号传输处理器的信号输入端电性连接。

优选的，所述数据调整器的信号输出端与中央处理器的信号输入端电性连接。

优选的，所述信号传输处理器与外设进行电性连接。

优选的，所述中央处理器位于发生器主体的内腔，且所述发生器主体的顶部的左右两侧均匀焊接有焊接锡点，且所述发生器主体的顶部的中间开设有信号线接口，且所述发生器主体的顶部且位于信号线接口的外侧固定装配有复位弹簧圈，且所述发生器主体的顶部且位于信号线接口的左右两侧均焊接有密封锡点。

优选的，所述中央处理器与计算机存储器电性连接，且所述计算机存储器的信号输入端与输入装置电性连接，且所述计算机存储器的信号输出端与输出装置电性连接，所述计算机存储器与数据存储器电性连接，且所述数据存储器与同步数据处理器电性连接。

优选的，所述同步数据处理器的信号输出端与计算机存储器的信号输入端电性连接。

优选的，所述计算机存储器的输入端电性连接有译码器，且所述译码器的输入端电性连接有行地址，所述行地址的输入端电性连接有逻辑控制模块，所述逻辑控制模块与地址寄存器电性连接，且所述地址寄存器与行地址电性连接，且所述译码器的输出端电性连接有存储列阵，所述存储列阵的输出端电性连接有数据掩码逻辑模块，且所述数据掩码逻辑模块的输出端电性连接有驱动器，且所述驱动器的输出端电性连接有生成器，且所述生成器与计算机存储器电性连接。