[发明专利]一种多任务低延时数据记录系统

权利要求书

1.一种多任务低延时数据记录系统，其特征在于：包括数据处理核心板、通讯接口板，二者之间采用B2B结构进行连接对插，所述数据处理核心板上集成有控制时序模块，所述通讯接口板上集成有信号隔离、电平、总线控制、收发电路。

2.根据权利要求1所述的一种多任务低延时数据记录系统，其特征在于：所述数据处理核心板的大小为80×50mm，数据处理核心板上集成有ARM处理器STM32F429NIH6和可编程逻辑处理器EPM2210F256G，并通过ARM处理器实现对CAN总线、同步串行数据、异步串行数据的通信；数据处理核心板上还扩展有SRAM、SDRAM、NorFlash存储器；数据处理核心板将ARM处理器的其余引脚，CPLD对外引出180个可编程IO，通过B2B连接器引出，供外部扩展，CPLD与ARM处理器通过FMC静态随机存储通过异步访问方式实现双向通信，同时对接收数据进行帧头、帧尾判读，并进行奇偶校验、CRC校验。

3.根据权利要求2所述的一种多任务低延时数据记录系统，其特征在于：所述ARM处理器上集成有Free-RTOS实时操作系统和FATFS文件管理系统，以实现对脉冲信号、PCM流通信信号、遥测数据多任务管理，并通过时间片的管理实现多任务的仲裁，采用互斥锁实现多任务数据存储；在应用层通过调用FATFS文件系统底层驱动软件，通过驱动函数实现对磁盘的写入、读取实现对多接口数据的存储。

4.根据权利要求2所述的一种多任务低延时数据记录系统，其特征在于：所述ARM处理器通过FMC总线实现控制器与CPLD数据交互，定时每隔10ms将数据发送给ARM处理器，CPLD计数器响应ARM控制命令，每隔10ms对数据进行锁存，通过FMC通信控制器实现CPLD与ARM处理器数据交互，以实现开关量、脉冲数据采集的低延时。

5.根据权利要求2所述的一种多任务低延时数据记录系统，其特征在于：所述ARM处理器通过RS232接口直接与接收机数据实现通信，或者所述CPLD通过移位脉冲PCM方式与接收机数据实现通信，CPLD通过驱动回路发送移位到接收机，接收机接受移位脉冲，每隔1us将数据放到数据总线上，CPLD通过PCM移位脉冲控制器实现对数据采样，帧头、帧尾判读，CRC校验。

6.根据权利要求2所述的一种多任务低延时数据记录系统，其特征在于：所述CPLD与遥测数据通过双脉冲实现握手，握手完成后采用移位脉冲方式实现数据采样，数据解码、CRC校验数据正确性。

7.根据权利要求2所述的一种多任务低延时数据记录系统，其特征在于：所述CPLD内部通过逻辑语言写有编程算法，用以针对脉冲采集过程中经常出现“亚稳态”现象，采用“结绳法”实现脉冲数据的高精度采集。

8.根据权利要求2所述的一种多任务低延时数据记录系统，其特征在于：所述数据处理核心板通过CPLD实现对PCM流通信模块、惯组脉冲数据、开关量信号的时序控制。

9.根据权利要求1所述的一种多任务低延时数据记录系统，其特征在于：所述通讯接口板上集成有针对惯测组合脉冲信号调理、电平转换电路；针对开关量信号的光耦隔离输入，电平转换电路；针对FlexRay总线的总线控制、收发电平转换电路；针对舵控信号的整形、AD控制采样电路；针对异步串口的两路全双工RS422通讯接口，并且在通讯接口板上集成了USB控制收发电路，用以通过USB总线控制器实现基于USB2.0通讯协议的数据传输，通过USB接口在上位机对数据进行访问。

10.根据权利要求1所述的一种多任务低延时数据记录系统，其特征在于：所述通讯接口板采用集成芯片和分立器件两种方式实现1553B总线驱动电路设计。