[发明专利]一种双反馈环路结构的小数分频锁相环电路

说明书

本申请涉及集成电路技术领域，公开了本发明所提供的一种双反馈环路结构的小数分频锁相环电路，包括：鉴频鉴相器，电荷泵，环路滤波器，压控振荡器，分频器和混频器。鉴频鉴相器的输出端与电荷泵的输入端连接，电荷泵的输出端与环路滤波器的输入端连接，环路滤波器的输出端与压控振荡器的输入端连接，压控振荡器的输出端作为小数分频锁相环电路的输出端。压控振荡器的输出端分别与混频器的输入端，以及分频器的输入端连接，且混频器的输出端与鉴频鉴相器的第一输入端连接，分频器的输出端与鉴频鉴相器的第二输入端连接，构成双反馈环路的锁相环，从而降低锁相环电路的总反馈系数，使得带内噪声得到降低，并抑制小数杂散，提升系统的整体性能。

技术领域

本申请涉及集成电路技术领域，特别是涉及一种双反馈环路结构的小数分频锁相环电路。

背景技术

随着无线通信技术的发展，作为本地振荡器的频率综合器这类集成电路技术应用越来越广泛，其中，小数分频频率综合器(即，小数分频锁相环电路)应用最为广泛。

图1为本申请所提供的一种小数分频锁相环电路图，如图1所示，当前的小数分频锁相环电路包括鉴频鉴相器(PFD)101，电荷泵(CP)102，环路滤波器(LF)103，压控振荡器(VCO)104，以及由差分积分调制器(DSM)和多模分频器(MMD)实现的小数分频器105。其中，小数分频器105的小数分频比为N.f，N为整数部分，f为小数部分。

在小数分频锁相环的集成电路系统中，DSM的量化噪声和CP102电流噪声对锁相环输出相位噪声的影响问题，以及与DSM量化噪声、PFD101及CP102非线性相关的带内小数杂散问题，是影响系统性能提高的两大瓶颈。当DSM的量化噪声和CP102电流噪声对锁相环输出的噪声贡献过高，以及带内小数杂散过高时，将会降低锁相环本身输出的频率信号质量，进而也恶化了其应用系统的信噪比，特别是在无线通信应用领域中，甚至会干扰到其他相邻的信道。

目前，由于DSM量化噪声和CP102电流噪声在锁相环环路中的传输函数呈低通滤波特性，因此，通常通过减小锁相环的环路带宽，进而抑制小数杂散，以及降低带内噪声贡献，然而，这会导致VCO104的相位噪声贡献增加，以及环路锁定时间增加，进而影响了锁相环系统本身输出的频率信号质量，特别是带外噪声性能变差，以及无法满足快速跳频的系统应用需求。

由此可见，如何降低DSM量化噪声在锁相环输出端贡献的相位噪声，降低小数杂散，提升系统性能，是本领域技术人员亟待解决的问题。

发明内容

本申请的目的是提供一种双反馈环路结构的小数分频锁相环电路，降低DSM量化噪声在锁相环输出端贡献的相位噪声，降低杂散，提升系统性能。

为解决上述技术问题，本申请提供一种双反馈环路结构的小数分频锁相环电路，包括：鉴频鉴相器，电荷泵，环路滤波器，压控振荡器，分频器和混频器；

所述鉴频鉴相器的输出端与所述电荷泵的输入端连接，所述电荷泵的输出端与所述环路滤波器的输入端连接，所述环路滤波器的输出端与所述压控振荡器的输入端连接，所述压控振荡器的输出端作为所述小数分频锁相环电路的输出端；

所述压控振荡器的输出端分别与所述混频器的输入端，以及所述分频器的输入端连接，所述混频器的输出端与所述鉴频鉴相器的第一输入端连接，所述分频器的输出端与所述鉴频鉴相器的第二输入端连接，以便构成双反馈环路的锁相环以降低所述小数分频锁相环电路的总反馈系数。

优选地，当所述压控振荡器的增益为正数时，所述鉴频鉴相器的第一输入端为正输入端，所述鉴频鉴相器的第二输入端为负输入端；当所述压控振荡器的增益为负数时，所述鉴频鉴相器的第一输入端为负输入端，所述鉴频鉴相器的第二输入端为正输入端，以便于分别基于所述混频器和所述分频器构成两个负反馈环路。

优选地，当所述压控振荡器的增益为正数时，所述鉴频鉴相器的第一输入端为负输入端，所述鉴频鉴相器的第二输入端为正输入端，以便于基于所述混频器构成负反馈环路，且基于所述分频器构成正反馈环路。