[发明专利]基于串行器的高精度信号延时方法、电子设备及存储介质

说明书

本发明公开了一种基于串行器的高精度信号延时方法、电子设备及存储介质，本发明先将信号转换为并行化数据，然后再利用串行器来对并行化数据进行串行化，如此，则可实现信号的模数转换，以保证信号延时后的原样输出；同时，在保持写地址不变的基础上，通过调整现有芯片中存储器中的读地址，可实现二者间间隔的增加或减少，从而实现读取数据时的向前延时或向后延时，由此，本发明能够使用现有芯片来实现信号的延时链，从而实现皮秒级别的信号延时，而无需依赖于专用时间延时芯片，不仅降低了成本，且使用现有芯片来实现高精度延时设计，其设计灵活性得到了大幅提高，适用于广泛应用与推广。

技术领域

本发明属于信号延时技术领域，具体涉及一种基于串行器的高精度信号延时方法、电子设备及存储介质。

背景技术

目前，在信号处理领域，大多都会对信号进行延迟处理，以实现不同信号间的同步，其中，常规的信号延时方法，比如利用不同线长的延时方法，其只能做到纳秒级别的延时，而若要实现高精度的ps级别的延时，则必须要采用专用时间延时芯片，这不仅导致延时成本较高，且延时只能基于市面上的时间延时芯片进行设计，设计的灵活性受限；因此，如何提供一种成本低以及设计灵活性高的高精度信号延时方法成为信号延时领域的研究热点。

发明内容

本发明的目的是提供一种基于串行器的高精度信号延时方法、电子设备及存储介质，用以解决现有技术中高精度信号延时必须借助专用时间延时芯片所导致的成本高以及设计灵活性受限的问题。

为了实现上述目的，本发明采用以下技术方案：

第一方面，提供了一种基于串行器的高精度信号延时方法，包括：

获取待延时信号，并在并行时钟的驱动下，对所述待延时信号进行并行化处理，以按照目标周期分别输出若干个并行化数据，其中，所述目标周期为所述并行时钟的时钟周期；

将若干个并行化数据存储至存储器中，且所述存储器中的每个地址对应一并行化数据；

获取延时时间，并基于所述延时时间和所述目标周期，确定出所述待延时信号的粗延时时间和细延时时间；

判断所述细延时时间是否大于0；

若是，则根据所述粗延时时间，确定出所述待延时信号在存储器中首次读取时的实际读取地址，以及依据所述细延时时间，确定出所述待延时信号从存储器中首次读取时的数据量；

在首次读取数据时，以所述实际读取地址为读取起点，读取所述实际读取地址对应的并行化数据，并从所述实际读取地址对应的并行化数据中选取m比特的数据作为第一数据，其中，m为所述数据量对应的比特值，且在读取过程中，保持所述存储器的写地址为第一预设地址；

基于串行器，将所述第一数据转换为第一串行数据进行输出；

在第i次读取数据时，读取第一目标地址对应的并行化数据，并从所述第一目标地址对应的并行化数据中选取前n比特数据，以与所述第一目标地址的前一地址内的剩余数据进行拼接，得到第二数据，其中，所述第一目标地址为第i-1次读取数据时对应地址的下一地址，所述剩余数据为所述第一目标地址的前一地址对应并行化数据中去除m比特数据后的数据，n为任一并行化数据的数据量与剩余数据对应数据量之间的差值，i从2开始，且i和n为正整数；

基于所述串行器，将所述第二数据转换为第二串行数据进行输出；

将i自加1，直至将所述存储器中的所有并行化数据读取完毕为止，以在读取完毕后，完成所述待延时信号的串行化延时输出。