[发明专利]倍频电路的占空比校正方法及校正系统

说明书

本发明公开了一种倍频电路的占空比校正方法，其包括如下步骤：a.采样输入时钟的上升沿、下降沿并根据上升沿、下降沿信息转化为脉冲信号且获得频率信息；b.将所述脉冲信号转化为锯齿波信号，并获取另一含有占空比偏移量的信号；c.差分比较所述锯齿波信号和含有占空比偏移量的信号，获得对比结果；d.差分放大对比结果并获得含有占空比偏移量的信号，重复步骤b至d，直到差分比较输出的时钟的占空比为50％。同时本发明还公开了一种倍频电路的占空比校正系统。本发明方案的芯片占用面积很小，更有利于实现芯片的高度集成化；还可实现多倍频，获得更多频率值的输出时钟，提高了使用范围；同时还对输出时钟的占空比进行精准校正，保证了输出时钟频率的稳定。

技术领域

本发明涉及集成电路领域，更具体地涉及一种倍频电路的占空比校正方法及校正系统。

背景技术

常规的倍频电路通常采用锁相环PLL形式来实现。而锁相环PLL是由一个鉴相器(PD)、低通滤波器(LPF)、压控振荡器(VCO)和分频器(N)组成。锁相环的最基本配置是将参考信号的相位与可调反馈信号的相位进行比较，如图1所示，此电路的中心为鉴相器。如果此两个信号之间有相位差存在时，便会产生相位误差信号输出。利用此一误差信号，可以控制压控振荡器VCO的振荡频率，使VCO的相位与基准信号的相位(也即是频率)成为一致，从而实现倍频的目的(N＝2)。

但是采用PLL实现倍频时钟时功耗面积开销大，而且常规的这种倍频实现方式中并没有对时钟的占空比进行校正，使得倍频时的精度没法保证，有时可能没法正常实现倍频，影响整个倍频电路的正常工作。

因此，有必要提供一种改进的倍频电路的占空比校正方法及校正系统克服上述缺陷。

发明内容

本发明的目的是提供一种倍频电路的占空比校正方法及校正系统，本发明方案的芯片占用面积很小，更有利于实现芯片的高度集成化；还可实现多倍频，获得更多频率值的输出时钟，提高了使用范围；同时还对输出时钟的占空比进行精准校正，保证了输出时钟频率的稳定。

为实现上述目的，本发明提供了一种倍频电路的占空比校正方法，其包括如下步骤：

a.采样输入时钟的上升沿、下降沿并根据上升沿、下降沿信息转化为脉冲信号且获得频率信息；

b.将所述脉冲信号转化为锯齿波信号，并获取另一含有占空比偏移量的信号；

c.差分比较所述锯齿波信号和含有占空比偏移量的信号，获得对比结果；

d.差分放大对比结果并获得含有占空比偏移量的信号，重复步骤b至d，直到差分比较输出的时钟的占空比为50％。

较佳地，所述脉冲信号为采样上升沿和/或下降沿信息转化形成的脉冲信号，且输入时钟经若干次反向和延时后与原时钟/反向原时钟进行逻辑异或而形成所述脉冲信号，延时的长度为脉冲信号的脉冲宽度。

较佳地，所述脉冲信号转化为锯齿波具体为，当脉冲来到时，立刻输出低电平；当脉冲消失，由低电平匀速上升至高电平，直到下一个脉冲来到立刻拉低为低电平。

较佳地，所述含有占空比偏移量的信号为，差分放大对比结果后形成的信号。

较佳地，所述倍频电路的占空比校正方法还包括步骤，根据对比结果对含有占空比偏移量的信号进行电压调节，直到差分比较输出的时钟的占空比为50％。

相应地，本发明还提供了一种倍频电路的占空比校正系统，其包括至少两级倍频校正电路，各级倍频校正电路依次串联连接，所述第1级倍频校正电路对输入的时钟信号进行占空比校正，以使输出时钟的占空比达到50％，其它各级倍频校正电路依次对上一级倍频校正电路输出的时钟信号进行2倍频。