[发明专利]一种并行IIR通用滤波器的实现方法及装置

权利要求书

1.一种并行IIR通用滤波器的实现方法，其特征在于，所述方法包括：

将输出序列划分为长度为M的第一序列和长度为N的第二序列，对第一序列和第二序列之间进行串行处理，对第一序列和第二序列的内部分别进行并行处理；

确定长度为Q的并行处理数据个数；

建立大小为2Q的内部缓存空间，采用乒乓buffer方式并行读取第一序列中待处理数据，每次从这2Q个内部缓存空间中循环移位读出Q个数据，并使用Q个乘法器对Q个数据进行乘累加操作；

复用大小为2Q的内部缓存空间，采用乒乓buffer方式读取第二序列中待处理数据，每次从这2Q个内部缓存空间中循环移位读出Q个数据，并采用Q个乘法器计算Q阶数据。

2.根据权利要求1所述的一种并行IIR通用滤波器的实现方法，其特征在于，输出序列划分的公式表示为：

其中，y[n]表示输出序列，表示第一序列，b[k]表示第k个乘数，x[n-k]表示输入数据[n-k]，表示第二序列，a[j]表示第j个乘数，y[n-j]表示输出数据[n-j]。

3.根据权利要求1所述的一种并行IIR通用滤波器的实现方法，其特征在于，采用乒乓buffer方式并行处理数据的过程包括：

将大小为2Q的内部缓存空间的2Q个输入数据划分为Q个乒buffer数据和Q个乓buffer数据；

读取2Q个输入数据，从最高位数据开始向下取Q个数据；

持续向下移动一个数据取Q个数据，直至将乒buffer的数据完全取完；

当乒buffer的数据完全取完后，更新该buffer数据为下一组数据；

当乓buffer的数据往下移动时，循环回来取乒buffer的数据；

当乓buffer的数据完全取完后，更新该buffer数据为下一组数据；

在2Q个数据buffer里循环取数，乒乓buffer交替更新数据。

4.一种并行IIR通用滤波器的实现装置，其特征在于，所述实现装置包括配置寄存器、AHB总线控制模块、AMEM存储器、BMEM存储器、XMEM存储器、YMEM存储器、乒乓buffer控制模块以及乘累加模块；所述配置寄存器连接有AHB总线控制模块和乒乓buffer控制模块，所述AHB总线控制模块连接有AMEM存储器、BMEM存储器、XMEM存储器以及乘累加模块；所述AMEM存储器、BMEM存储器、XMEM存储器以及YMEM存储器连接有乒乓buffer控制模块；所述乒乓buffer模块连接有乘累加模块。

5.根据权利要求4所述的一种并行IIR通用滤波器的实现装置，其特征在于，所述AMEM存储器、BMEM存储器、XMEM存储器、YMEM存储器均为可读可写存储器。

6.根据权利要求4所述的一种并行IIR通用滤波器的实现装置，其特征在于，所述AMEM存储器、BMEM存储器、XMEM存储器以及YMEM存储器连接有乒乓buffer控制模块包括所述AMEM存储器和所述BMEM存储器连接有第一数据选择器，所述XMEM存储器和所述YMEM存储器连接有第二数据选择器；所述乒乓buffer控制模块分别与所述第一数据选择器和所述第二数据选择器双向连接；所述乒乓buffer控制模块通过存储器读总线连接所述YMEM存储器。

7.根据权利要求4所述的一种并行IIR通用滤波器的实现装置，其特征在于，所述乒乓buffer控制模块连接有第一数据选择器和第二数据选择器，并从其中读入Q个数据，对输入数据进行移位取数后，送出Q个乘数A和Q个乘数B，和乘法使能信号。

8.根据权利要求4所述的一种并行IIR通用滤波器的实现装置，其特征在于，所述乘累加模块包括Q个乘法器和Q个累加器，每个乘法器分别连接一个乘数A一个乘数B，Q个乘法器输出的积分别送到Q个累加器进行累加。