[发明专利]一种基于FPGA的HEVC熵编码硬件加速器

说明书

本发明涉及一种基于FPGA的HEVC熵编码硬件加速器。其执行预头信息编码、预上下文模型初始化CMI、编码单元CU预处理优化策略、残差编码控制架构和部分上下文索引流水计算方案；预头信息编码是指编码器启动时编码头信息；预上下文模型初始化CMI是指编码器启动时计算好B、P、和I Slice的初始上下文模型；编码单元CU预处理优化策略是指并行处理CU、PU和TU层信息，并在CU层增加两个FIFO用于存储PU和TU层产生的语法元素信息；残差编码控制架构是指将残差编码控制架构设计成4级流水线；部分上下文索引流水计算方案是使用三级流水线计算部分语法元素上下文索引。本发明在保持高吞吐量的同时，减少由复杂计算带来的路径延迟，提高工作频率。

技术领域

本发明涉及高效视频编码HEVC熵编码领域，特别是一种基于FPGA的HEVC熵编码硬件加速器。

背景技术

随着智能手机和短视频的普及，视频在全网数据流量占比已接近70%。2013年，为了满足人们对视频更高质量的要求，国际电联（ITU）正式批准通过了新一代高效视频编码(high efficiency video coding, HEVC)标准，该标准较H.264/AVC的编码效率大约提高50%[1]。熵编码作为HEVC的最后一个环节，可以很大程度压缩视频的熵冗余。CABAC作为HEVC保留的唯一熵编码方式，虽然具有编码效率的优势，但是其计算复杂度也成倍增加。

高吞吐量熵编码器的实现需要有足够的语法元素输入，以确保熵编码器能够持续工作。随着CABAC吞吐量的提高，语法元素作为CABAC的输入，其生成速度成为熵编码实际吞吐量的瓶颈。

文献[2]将熵编码的硬件架构分成数据预处理模块、二值化模块、上下文建模模块和算数编码模块，其中数据预处理模块用于产生语法元素（sytnax element,SE）。该架构可以采用三路并行架构同时进行CTU的编码，极大提高了熵编码的吞吐量。但该架构熵编码吞吐量的提高并没有针对语法元素的生成结构进行优化，而是通过巨大的的电路资源消耗换取。文献[3]提出的四路残差语法元素方案可以提高残差语法元素的速度，但是设计复杂，并且没有考虑到语法元素的存储消耗问题。

发明内容

本发明的目的在于提供一种基于FPGA的HEVC熵编码硬件加速器，本发明提出的预头信息编码、预初始化和编码单元预处理优化策略，可以加快语法元素的产生，以供自适应二进制算术编码器使用；本发明设计的残差编码控制架构和部分上下文索引流水计算方案，可以在保持高吞吐量的同时，可以减少由复杂计算带来的路径延迟，提高工作频率。

为实现上述目的，本发明的技术方案是：一种基于FPGA的HEVC熵编码硬件加速器，其执行预头信息编码、预上下文模型初始化CMI、编码单元CU预处理优化策略、残差编码控制架构和部分上下文索引流水计算方案；所述预头信息编码是指编码器启动时，即编码头信息；所述预上下文模型初始化CIM是指编码器启动时，即计算好B 、P、和I Slice的初始上下文模型并存储到对应存储器中；所述编码单元CU预处理优化策略是指并行处理CU、PU和TU层信息，并在CU层增加两个FIFO用于存储PU和TU层产生的语法元素信息；所述残差编码控制架构是指将残差编码控制架构设计成4级流水线；所述部分上下文索引流水计算方案是使用三级流水线计算部分语法元素上下文索引，提高熵编码吞吐量。所述HEVC熵编码硬件加速器具体执行如下步骤：

步骤 S01、当检测到视频编码器启动时，就马上启动熵编码的预头信息编码和预上下文模型初始化CMI（context model initialization）；完成片头信息编码和CMI后，等待第一个编码树单元CTU信息的到来，跳转步骤S02；

步骤S02、若相应CTU是某个片Slice的第一个CTU，但该Slice不是视频的第一个Slice时，则编码器在完成片头信息编码和CMI后，跳转到步骤S03；否则，直接跳转到步骤S03；

步骤S03、编码环路滤波LP （loop filter）模块的语法元素 SE（syntaxelement）；完成LP 的SE编码后，跳转到步骤S04；