[发明专利]一种基于FPGA的HEVC熵编码硬件加速器

权利要求书

1.一种基于FPGA的HEVC熵编码硬件加速器，其特征在于，该HEVC熵编码硬件加速器执行预头信息编码、预上下文模型初始化CMI、编码单元CU预处理优化策略、残差编码控制架构和部分上下文索引流水计算方案；所述预头信息编码是指编码器启动时，即编码头信息；所述预上下文模型初始化CMI是指编码器启动时，即计算好B 、P、和I Slice的初始上下文模型并存储到对应存储器中；所述编码单元CU预处理优化策略是指并行处理CU、PU和TU层信息，并在CU层增加两个FIFO用于存储PU和TU层产生的语法元素信息；所述残差编码控制架构是指将残差编码控制架构设计成4级流水线；所述部分上下文索引流水计算方案是使用三级流水线计算部分语法元素上下文索引，提高熵编码吞吐量。

2.根据权利要求1所述的一种基于FPGA的HEVC熵编码硬件加速器，其特征在于，所述HEVC熵编码硬件加速器具体执行如下步骤：

步骤 S01、当检测到视频编码器启动时，就马上启动熵编码的预头信息编码和预上下文模型初始化CMI；完成片头信息编码和CMI后，等待第一个编码树单元CTU信息的到来，跳转步骤S02；

步骤S02、若相应CTU是某个片Slice的第一个CTU，但该Slice不是视频的第一个Slice时，则编码器在完成片头信息编码和CMI后，跳转到步骤S03；否则，直接跳转到步骤S03；

步骤S03、编码环路滤波LP 模块的语法元素 SE；完成LP 的SE编码后，跳转到步骤S04；

步骤S04、根据输入的编码单元CU的划分标志cu_spilt_flag对CTU进行四叉树划分，跳转到步骤S05；

步骤S05、编码CU的SE，并同时启动预测单元PU和变换单元TU信息的预处理；编码完CU的SE后，跳转到步骤S06；

步骤S06、编码PU的语法元素；编码完PU的语法元素，跳转到步骤S06；

步骤S07、编码TU的语法元素；编码完TU的语法元素，跳转到步骤S08；

步骤S08、重复步骤S04-S07，直至编码完一个CTU全部信息，跳转到步骤S09；

步骤S09、如果相应CTU不是最后一个CTU，则等待下一个待编码的CTU信息传入，重复步骤S02-S08；否则，跳转到步骤S10；

步骤S10、如果相应CTU 是相应Slice的最后一个 CTU，但该Slice不是视频最后一个Slice，则需要将编码器的区间下限信息输出并清空，并计算下一个Slice的cabac_init_flag；完成后，等待下一个待编码的CTU信息传入，返回步骤S02；否则，跳转到步骤S11；

步骤S11、若相应CTU是视频最后一个Slice的最后一个CTU，只需要将编码器的区间下限信息输出并清空，至此，一个视频序列的熵编码流程结束。

3.根据权利要求2所述的一种基于FPGA的HEVC熵编码硬件加速器，其特征在于，所述步骤S01具体包括以下步骤：

步骤S011、编码视频的高级SE，包括视频参数集VPS、序列参数集SPS和图片参数集PPS；

步骤S012、编码Slice的头信息Slice_header；

步骤S013、计算3种Slice所对应的初始上下文模型context_init_I、context_init_B、context_init_P；因为第一个Slice的类型一定是I Slice，所以将用于实时更新的上下文模型contex_update初始化为context_init_I。

4.根据权利要求2所述的一种基于FPGA的HEVC熵编码硬件加速器，其特征在于，所述步骤S02中，若相应CTU不是视频第一个Slice的第一个CTU时，上下文模型初始化具体实现方式为：

根据cabac_init_flag和Slice_type选择context_init_I、context_init_B、context_init_P其中的一个初始上下文模型，并直接将它用于初始化contex_update。