[发明专利]数据处理方法、装置、系统级芯片及存储介质

说明书

本申请实施例公开了一种芯片技术领域，具体涉及一种数据处理方法、装置、系统级芯片及存储介质，本申请的数据处理方法应用于系统级芯片，系统级芯片包括：多个IP核节点，一个IP核节点可向另一个IP核节点的缓冲区发送待处理数据的内存地址，从而使得另一个核节点能够基于缓冲区中存储的内存地址读取待处理数据，并进行数据处理。本申请实施例中的IP核节点无需向CPU发送中断请求并在CPU的指示下与另一个IP核进行交互，而是由IP核之间进行交互，从而降低了IP核进行数据处理的延迟以及时间的不确定性，加快了IP核进行数据处理的时间。

技术领域

本申请涉及芯片技术领域，具体涉及一种数据处理方法、装置、系统级芯片及存储介质。

背景技术

系统级芯片（System on Chip，SOC）是一个有专用目标的集成电路,其中包含完整系统并有嵌入软件的全部内容。在集成电路中，知识产权核（intellectual propertycore，IP核）是指芯片中具有独立功能的电路模块的成熟设计。

SOC在进行数据处理时，一个IP核将数据写入内存后，该IP核会向处理器（centralprocessing unit，CPU）发送中断请求，待CPU将当前执行的任务中断后，CPU会通知下一个处理该数据的IP核从内存中读取该数据进行处理，处理完成之后再次向CPU发送中断请求，以此类推，直至该数据处理完毕。

然而，上述IP核需要频繁与CPU交互，CPU频繁中断，影响数据处理进度，导致数据处理延迟增加。

发明内容

本申请实施例提供一种数据处理方法、装置、系统级芯片及存储介质，减少系统级芯片处理数据的延迟。

一方面，本申请提供一种数据处理方法，数据处理方法应用于系统级芯片，系统级芯片包括：内存、多个用于处理待处理数据的IP核节点，每个IP核节点在系统级芯片中具有与所述IP核节点关联的缓冲区，所述关联的缓冲区用于存储所述IP核节点的待处理数据的内存地址，所述数据处理方法包括：确定待处理数据在处理过程中需要依次经过的IP核节点，其中，所述依次经过的IP核节点包括第一IP核节点和第二IP核节点；通过第一IP核节点向内存中写入待处理数据，得到存储待处理数据的第一内存地址；将第一内存地址写入与所述第二IP核节点关联的目标缓冲区，得到存储第一内存地址的缓冲区地址；控制所述第二IP核节点按照缓冲区地址，从目标缓冲区读取第一内存地址；控制第二IP核节点按照第一内存地址，从内存中读取待处理数据；通过所述第二IP核节点处理所述待处理数据。

在本申请一些实施方案中，第二IP核节点包括多个IP核，所述通过所述第二IP核节点处理所述待处理数据，包括：在所述多个IP核中确定用于处理所述待处理数据的目标IP核；通过目标IP核处理所述待处理数据。

在本申请一些实施方案中，目标IP核包括：第一IP核和第二IP核，通过目标IP核处理所述待处理数据，包括：通过所述第一IP核处理所述待处理数据，得到第一待处理数据；将所述第一待处理数据传输至第二IP核；通过所述第二IP核处理所述第一待处理数据。

在本申请一些实施方案中，目标缓冲区还存储有表征内存地址是否有效的标签，无效标签表征当前内存地址无剩余读取次数，有效标签表征当前内存地址存在剩余读取次数；控制所述第二IP核节点按照所述缓冲区地址，从所述目标缓冲区读取所述第一内存地址，包括：若所述第一内存地址的标签为有效标签，则控制所述第二IP核节点按照所述缓冲区地址，从所述目标缓冲区读取所述第一内存地址。

在本申请一些实施方案中，将所述第一内存地址写入与所述第二IP核节点关联的目标缓冲区，得到存储所述第一内存地址的缓冲区地址，包括：在所述目标缓冲区中查找出目标存储空间，所述目标存储空间存储的内存地址的标签为无效标签；将所述第一内存地址写入所述目标存储空间，得到存储所述第一内存地址的缓冲区地址。