[发明专利]一种串扰测试组件和串扰测试方法

说明书

本申请公开了一种串扰测试组件和串扰测试方法，属于量子芯片制造领域。串扰测试组件包括彼此耦合的第一和第二线路。其中，第二线路有多条，且其中的部分配置有串扰抑制单元，而另一部分则未配置串扰抑制单元。串扰抑制单元可以通过设置到第一和第二线路的耦合区域的抑制元件，对两线路之间的串扰进行弱化。该串扰测试组件具有便于进行构造的特点，并且还能够实现在一套配置方案的情况下对多种抑制元件的设计方案进行测试，从而可以避免针对每种设计方案单独地进行测试资源配置，进而节约了测试资源、提高了测试效率和测试资源的利用率。

技术领域

本申请属于量子芯片制备领域，具体涉及一种串扰测试组件和串扰测试方法。

背景技术

随着量子比特数目的增加，在量子芯片制备过程中，量子比特的各种相应控制线路和测量线路也会不断增加。考虑到量子芯片的有限空间，这些线路之间很可能会产生不同程度的彼此影响，例如串扰，特别是在高频情况下其将表现的尤为突出。

因此，为了抑制这样的串扰，常常需要对比特结构或其读取、控制线路进行优化设计。

另外，一些实践中还会选择配置用于抑制串扰的结构。那么就需要考察这些结构所能够产生的抑制效果。为了获得可以产生更理想效果的结构，需要对以不同形式构造的串扰抑制结构进行试验。例如，针对不同形式的抑制结构方案，选择不同的试验方案。

那么就可能会导致需要验证和考察的方案较多，而对应各个结构单独地配置相应的测试方案又是繁杂和高成本（如耗费更多的测试资源）的。并且在诸如超导量子芯片的领域中，需要配置低温环境以及在线路中配置各种射频元件；同时由于量子芯片中的串扰信号相对较弱，而量子比特的信号也较弱，从而使得极低的串扰也需要被慎重地对待。

因此，如何高效、便利地对串扰抑制结构进行方案验证就是一个亟待解决的问题。

发明内容

有鉴于此，本申请公开了一种串扰测试组件和串扰测试方法。其能够简化串扰抑制元件的性能测试过程、提高测试效率以及测试资源的利用率。

本申请示例的方案，通过如下内容实施。

在第一方面，本申请的示例提出了一种串扰测试组件，其包括：

第一线路；

与第一线路耦合的至少三条第二线路，沿着第一线路的延伸轨迹间隔地分布，至少三条第二线路包括基准线路和至少两条对照线路；以及

与至少两条对照线路一一对应的至少两个串扰抑制单元，每个串扰抑制单元包括至少一个抑制元件；

抑制元件设置于第一线路和至少两条对照线路的耦合区域，并且被配置为弱化第一线路和对照线路之间的串扰。

在该串扰测试组件中，相互耦合的第一线路和第二线路提供信号的传输、产生串扰以及与抑制元件相互影响的环境。并且，其中部分第二线路（对照线路）配置串扰抑制单元，同时部分的第二线路（基准线路）未予以配置。因此在第一线路和第二线路传输信号的同时进行信号的测量，比对不同的第二线路的测量值将可以获得是否配置串扰抑制单元以及配置不同形式的串扰抑制单元所产生的对串扰的作用和影响的结果，进而能够据此评估抑制元件的配置方式的优劣，并且也有助于验证和开发串扰抑制方案。

另外，根据需要，第二线路中可以配置多条对照线路，并且因此可以进行多种方案的测试，而不需要针对每个设计方案为其配置独立的测试资源，从而提高资源利用率。

根据本申请的一些示例，抑制元件与第一线路和第二线路均未接触，且包括空气桥、超导元件。其中的抑制元件包括应用于倒装芯片中的倒装互连结构。示例性地，互连结构为铟柱。进一步地，铟柱被设置于第一线路和对照线路之间。

根据本申请的一些示例，串扰抑制单元具有关联于弱化程度的特征参数，特征参数包括抑制元件的数量、形状、尺寸和位置中的任意一个或多个的组合。