[发明专利]一种改善处理器总线仲裁机制的方法

说明书

本发明公开一种改善处理器总线仲裁机制的方法，属于存储器访问控制领域，基于包括总线仲裁模块、数据包缓冲模块、主机选通模块、从机和若干个主机的总线权限控制单元；总线仲裁模块用于接收各主机的权限请求信号，根据接收的请求信号，动态分配总线权限；数据包缓冲模块用于缓存各主机的数据包，并根据总线仲裁模块所判定的权限，发送对应主机的数据包至主机多路选通模块；主机多路选通模块根据总线仲裁模块所判定的权限，接收来自数据包缓冲模块的对应主机的数据包，并发送至从机；接收来自从机的数据包，返回至对应的主机。本发明能够实现同优先级各主机请求权限的合理动态分配，并且不同优先级各主机请求权限，按优先级分配。

技术领域

本发明涉及存储器访问控制技术领域，特别涉及一种改善处理器总线仲裁机制的方法。

背景技术

现在层次化存储中，常见使用AXI总线对DDR(Double-data-rate synchrousDynamicRandomaccessmemory，双速率同步动态随机存储器)存储器进行访问。AXI是一种总线协议，该协议是ARM公司提出的AMBA(AdvancedMicrocontrollerBusArchitecture，高级微控制器总线架构)中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线，满足超高性能和复杂的SoC(System-on-Chip)设计的需求。

通常为了节约空间与成本，AXI总线一般采用多主多从拓扑结构。然而多个主机涉及到权限仲裁问题，对于相同或不同优先级的多路主机，若不能合理分配权限，易造成某路主机堵塞、降低系统传输效率等问题。因此，保证对各主机请求权限的合理动态分配，是突破SoC性能瓶颈的重要组成部分。

发明内容

本发明的目的在于提供一种改善处理器总线仲裁机制的方法，以解决总线权限动态分配给相同优先级主机的问题。

为解决上述技术问题，本发明提供了一种改善处理器总线仲裁机制的方法，基于包括总线仲裁模块、数据包缓冲模块、主机选通模块、从机和若干个主机的总线权限控制单元；

所述总线仲裁模块的输入端与各主机的输出端连接，输出端同时连接所述数据包缓冲模块的输入端、所述主机选通模块的输入端；所述总线仲裁模块用于接收各主机的权限请求信号，根据接收的请求信号，动态分配总线权限；

所述数据包缓冲模块的输入端同时与各主机的输出端、所述总线仲裁模块的输出端连接，输出端与所述主机选通模块的输入端连接；所述数据包缓冲模块用于缓存各主机的数据包，并根据所述总线仲裁模块所判定的权限，发送对应主机的数据包至所述主机多路选通模块；

所述主机选通模块的输出端与从机互连，并且所述主机选通模块的输出端连接各主机的输入端；所述主机多路选通模块根据所述总线仲裁模块所判定的权限，接收来自所述数据包缓冲模块的对应主机的数据包，并发送至从机；接收来自所述从机的数据包，返回至对应的主机。

在一种实施方式中，所述总线仲裁模块对多个主机发出的请求进行调停，根据目前所有者的状态，按照优先状态机方式进行控制。

在一种实施方式中，所述总线仲裁模块针对总线使用权请求的调停，使用顺序轮询机制，按照请求顺序进行使用权分配，且平等对待同优先级主机。

在一种实施方式中，所述总线仲裁模块进行动态分配总线权限时，每当总线权限变化，总线权限分配顺序按环状变化，所有同优先级主机都会平等获得总线所有权。

在一种实施方式中，所述总线仲裁模块支持两级或两级以上级联，先对高优先级主机的权限进行分配，在高优先级主机释放总线权限后，再对次优先级的主机内进行权限分配。

在一种实施方式中，所述若干个主机为0号主机、1号主机和2号主机，且各主机的优先级相同。