[发明专利]最小值和次最小值检索电路

说明书

本发明提供一种最小值和次最小值检索电路，对并行输入2^N个互不相同的输入数据检索出其中的最小值和次最小值，N大于等于1，包括N级比较电路，在每一级比较电路获得最小值的同时，保留每个最小值对应的伴随次小值，该伴随次小值是与本级中最小值比较过，但大于最小值的那些值。在下一级比较电路中，将获得的最小值对应的上一级的伴随次小值继承下来，作为本级最小值的伴随次小值。从而到达N级时，比较获得最终的最小值时，还能获得该最小值对应的伴随次小值数组，该数组中都是与最终的最小值比较过的值，将数组中的值进行两两比较，最终获取最小的次小值。

技术领域

本发明属于通信电路领域，特别是涉及一种最小值和次最小值检索电路。

背景技术

在很多领域中，都会涉及到数与数的比较，例如查找一组数的最小值和次最小值。在软件算法领域存在很多种解决方式，但是对应到FPGA的电路应用时，需要充分考虑硬件实现的复杂度和获取结果的精确度。

例如，在FPGA应用中，一般采用直接两两比较的树形结构的硬件电路，如图1所示，图中比较器的结构共分为5级，每一级由一个或多个二输入比较器组成，每个比较器将输入的两个数值进行比较，输出较小的那一个，然后再输入到下一级进行比较，直至最后一级的比较器输出最小值。在最后第5级比较的两个值当中，较小值作为最小值输出，较大值则作为次小值输出。这种电路结构实现简单，但是会存在一定的失误，从而导致无法找准确的次小值。例如，当真正的次小值在第2至第4级中与最小值相遇了，真正的次小值与最小值同时输入某一个二输入比较器进行比较，则这个真正的次小值就会被最小值淘汰，从而无法走到最后一级，也就是第5级。因此，最终获得的次小值并不是真正的次小值，而是一个大于次小值的伪次小值。

发明内容

本发明主要解决的技术问题是提供一种最小值和次最小值检索电路，获取最小值和真正的次小值，即紧邻最小值的次小值结果。

为解决上述技术问题，本发明采用的技术方案是：

提供一种最小值和次最小值检索电路，对并行输入2^N个互不相同的输入数据检索出其中的最小值和次最小值，N大于等于1，包括N级比较电路；

第一级比较电路包括2^N-1个结构相同的第一级比较单元，其中，第1个第一级比较单元包括输入端[Din_1、Din_2]、输出端[smin_1_1、min_1_1]，输入端[Din_1、Din_2]对应输入数据中的最小值由min_1_1输出，次小值由smin_1_1输出；

第2个第一级比较单元包括输入端[Din_3、Din_4]、输出端[smin_1_2、min_1_2]，输入端[Din_3、Din_4]对应输入数据中的最小值由min_1_2输出，次小值由smin_1_2输出；

依此类推，第2^N-1个第一级比较单元包括输入端[Din_2^N-1、Din_2^N]、输出端[smin_1_2^N-1、min_1_2^N-1]，输入端[Din_2^N-1、Din_2^N]对应输入数据中的最小值由min_1_2^N-1输出，次小值由smin_1_2^N-1输出；

第二级比较电路包括2^N-2个结构相同的第二级比较单元，其中，第1个第二级比较单元包括的输入端与第一级比较电路的输出端[smin_1_1、smin_1_2、min_1_1、min_1_2]相对应，以及包括输出端[smin_2_1_1、smin_2_1_2、min_2_1]；

第2个第二级比较单元包括的输入端与第一级比较电路的输出端[smin_1_3、smin_1_4、min_1_3、min_1_4]相对应，以及包括输出端[smin_2_2_1、smin_2_2_2、min_2_2]；