[发明专利]一种分离输入的存内计算单元阵列及装置

说明书

本发明涉及一种分离输入的存内计算单元阵列及装置。该阵列中的存内计算单元中的第一6T SRAM和第二6T SRAM并联在位线BLB和位线BL之间，且第一6T SRAM和第二6T SRAM均与字线WL连接，管M7的栅极与第一6T SRAM的节点Q连接，管M7的源极接VSS，管M7的漏极与管M8的源极连接，管M8的栅极与输入端IN1连接，管M8的漏极与位线RBL连接；管M9的栅极与第二6T SRAM的节点Q连接，管M9的源极接VSS，管M9的漏极与管M10的源极连接，管M10的栅极与输入端IN0连接，管M10的漏极与位线RBL连接；本发明能够实现低复杂度的多比特存内计算。

技术领域

本发明涉及存内计算领域，特别是涉及一种分离输入的存内计算单元阵列及装置。

背景技术

深度卷积神经网络(DCNNs)在人工智能等领域发展迅速，随着它的逐步发展，需要越来越多的考虑尺寸的大小、效率、能耗等方面的问题。传统的计算过程中，权重是在存储器和运算单元之间移动作用的，这不符合低功耗的要求。存内计算(IMC)对DCNN加速越来越有吸引力。传统的存算芯片多采用电压或者电平进行计算，并且单比特计算较多，导致系统的复杂度高。

发明内容

本发明的目的是提供一种分离输入的存内计算单元阵列及装置，能够实现低复杂度的多比特存内计算。

为实现上述目的，本发明提供了如下方案：

一种分离输入的存内计算单元阵列，包括：多个存内计算单元；每一所述存内计算单元均与对应的输入端IN1、输入端IN0、位线BL、位线BLB以及字线WL连接；所述输入端IN1用于输入2bit输入数据中的高位数值；所述输入端IN0用于输入2bit输入数据中的低位数值；

每一所述存内计算单元包括：两个结构相同的第一6TSRAM和第二6TSRAM、管M7、管M8、管M9和管M10；

所述第一6TSRAM和所述第二6TSRAM的并联在位线BLB和位线BL之间，且所述第一6TSRAM和所述第二6TSRAM均与字线WL连接，所述管M7的栅极与所述第一6TSRAM的节点Q连接，所述管M7的源极接VSS，所述管M7的漏极与所述管M8的源极连接，所述管M8的栅极与输入端IN1连接，所述管M8的漏极与位线RBL连接；所述管M9的栅极与所述第二6TSRAM的节点Q连接，所述管M9的源极接VSS，所述管M9的漏极与所述管M10的源极连接，所述管M10的栅极与输入端IN0连接，所述管M10的漏极与位线RBL连接；所述管M7的宽长和管M8的宽长的比值大于管M9的宽长和管M10的宽长的比值。

可选地，所述第一6TSRAM和所述第二6TSRAM均包括：管M1、管M2、管M3、管M4、管M5以及管M6；

所述管M1的源极和所述管M2的源极均接VDD，所述管M1的漏极、所述管M3的源极、所述管M5的漏极、所述管M2的栅极以及所述管M6的栅极均与节点Q^、连接，所述管M1的栅极、所述管M5的栅极、所述管M2的漏极、所述管M6的漏极以及所述管M4的源极均与节点Q连接，所述管M3的栅极与字线WL连接，所述管M3的漏极与位线BLB连接，所述M4的栅极与字线WL连接，所述管M4的漏极与位线BL连接，所述管M5的源极与所述管M6的源极均接VSS。

可选地，所述第一6TSRAM和所述第二6TSRAM均用于进行权重的存储。

可选地，所述存内计算单元的个数为32个，且每4个存内计算单元为一组，每一组的存内计算单元用于进行4个2bit的输入数据和1bit权重之间的乘累加运算。

一种分离输入的存内计算装置，包括：位线驱动模块、输入模块、字线驱动模块、ADC模块以及存内计算模块；所述存内计算模块包括：多个存内计算单元阵列；

所述位线驱动模块、所述输入模块、所述字线驱动模块以及所述ADC模块均与所述存内计算模块连接。