[发明专利]利用可编程交织粒度的用于CXL类型-2设备的可扩展地址解码方案

说明书

描述了涉及利用可编程交织粒度的、用于计算快速链路^TM或CXL^TM类型‑2设备的可扩展地址解码方案的方法和装置。在实施例中，配置器逻辑电路系统确定针对耦合到处理器的插槽的多个设备的交织粒度和地址范围大小。用于耦合到处理器的插槽的多个设备中的两个或更多个设备的单个系统地址解码器(SAD)规则被存储在存储器中。指向来自多个设备中的第一设备的存储器访问事务根据SAD规则被路由到第一设备。还公开并要求保护其他实施例。

技术领域

本公开总体上涉及电子学领域。更具体地，实施例涉及利用可编程交织粒度的用于计算快速链路^TM(Compute Express Link^TM，CXL^TM)类型-2设备的可扩展地址解码方案。

背景技术

计算快速链路^TM或CXL^TM是用于高速处理器或CPU(中央处理单元)至设备以及至存储器的通信的开放式标准互连，旨在加速下一代数据中心性能。CXL被建立在外围组件互连快速(Peripheral Component Interconnect express，PCIe)物理和电气接口上，具有在三个关键领域中的协议：输入/输出(Input/Output,“I/O”或“IO”)、存储器和缓存一致性。

附图说明

参考所附附图提供详细描述。在附图中，附图标记最左边的(一个或多个)数字标识该附图标记在其中首次出现的附图。相同的附图标记在不同附图中的使用指示类似或相同的项。

图1图示出可用于实现一个或多个实施例的系统的框图。

图2图示出具有含有可变存储器容量的多个设备的处理器插槽的框图，该处理器插槽可由一个或多个实施例使用。

图3和图4图示出样本系统地址映射配置，这些配置可用于一个或多个实施例中。

图5图示出根据实施例的、用于提供利用可编程交织粒度的用于设备的可扩展地址解码方案的方法的流程图。

图6A是图示出根据实施例的示例性有序管线以及示例性寄存器重命名、乱序发出/执行管线两者的框图。

图6B是图示根据实施例的要包括在处理器中的有序体系结构核心的示例性实施例和示例性的寄存器重命名、乱序发出/执行体系结构核心两者的框图。

图7图示根据实施例的SOC(片上系统)封装的框图。

图8是根据实施例的处理系统的框图。

图9是根据一些实施例的具有一个或多个处理器核心的处理器的实施例的框图。

图10是根据实施例的图形处理器的框图。

具体实施方式

在下列描述中，阐述了众多特定细节以便提供对各实施例的全面理解。然而，在没有这些特定细节的情况下，也可实施各实施例。在其他实例中，未详细描述公知的方法、过程、组件和电路，以免使特定实施例变得模糊。此外，实施例的各方面可使用各种手段来执行，诸如集成半导体电路(“硬件”)、组织成一个或多个程序的计算机可读指令(“软件”)、或硬件与软件的某种组合。出于本公开的目的，对“逻辑”的引用将意指硬件(诸如，逻辑电路系统，或更一般地，电路系统或电路)、软件、固件或它们的某种组合。