[发明专利]一种Turbo解码电路及解码方法

说明书

本发明公开了一种Turbo解码电路及解码方法，第一解码器的输入包括检测值s(k)、检测值p(k)以及信息比特序列的先验信息输出后验信息后验信息经过第一交织器后输入到第二解码器；检测值s(k)经过第二交织器后输入到第二解码器；第二交织器接收到第二校验序列的检测值p’(k)，进行译码计算，输出信息序列各比特的后验信息后验信息经过解交织器后，作为下一次迭代过程中器后输入到第二解码器；第一解码器的先验信息本发明通过对译码器的输入输出计算过程转化为对数形式，把乘法运算转换为加法运算，避免复杂的指数运算，极大地简化了运算过程，减少译码延时，可广泛应用于集成电路领域。

技术领域

本发明涉及集成电路领域，尤其涉及一种Turbo解码电路及解码方法。

背景技术

在NB-IoT的数字基带处理中，Turbo码是通常用于无线数据传输的一种接近香农极限的纠错编码方案，引起了很大关注。在NB-IoT应用场景中，对于功耗的要求极为严格。而在整个设计过程中，分量译码器是设计的关键所在，不同标准中的turbo码的结构不同，一般有两种算法用于Turbo码的执行：一类是基于维特比译码算法改进得来的软输出维特比译码算法(SOVA算法)；另一类是最大后验概率译码算法(MAP算法)及其改进算法。

SOVA算法具有译码复杂度低，便于实现的优点，但其的译码性能表现最差且缺乏稳定性。MAP算法的译码性能优于SOVA算法，缺点是运算复杂度高和需要的存储空间较大，在实际中难于实现。

发明内容

为至少一定程度上解决现有技术中存在的技术问题之一，本发明的目的在于提供一种Turbo解码电路及解码方法。

本发明所采用的技术方案是：

一种Turbo解码电路，包括第一解码器、第二解码器、第一交织器、第二交织器和解交织器；

所述Turbo解码电路的译码过程是一个迭代过程，输入的是系统信息比特的先验信息，经过译码之后，输出的是系统信息比特的后验信息；

其中一次迭代过程如下：

所述第一解码器的输入信息包括信息序列的检测值s(k)、第一校验序列的检测值p(k)以及信息比特序列的先验信息第一解码器输出信息序列各比特的后验信息后验信息经过第一交织器后输入到第二解码器；信息序列的检测值s(k)经过第二交织器后输入到第二解码器；

所述第二交织器接收到第二校验序列的检测值p’(k)，进行译码计算，输出信息序列各比特的后验信息后验信息经过解交织器后，作为下一次迭代过程中所述第一解码器的先验信息

将解码器的输入输出计算过程转化为对数形式，把乘法运算转换为加法运算，以避免复杂的指数运算。

进一步地，所述第一解码器和第二解码器的结构相同，均为软输入输出译码器；

信息在两个解码器之间不断地进行交换和迭代，以达到Turbo码译码性能的要求。

进一步地，对前向递推、后向递推和分支度量进行对数化取值，再进行计算。

进一步地，解码器包括分支度量计算模块、前向递推模块、后向递推模块、似然信息计算模块和外部信息计算模块；

所述分支度量计算模块的输入信息为检测值s(k)、检测值p(k)、先验信息输出四个不同的值的分支度量M_k(e)，分别为M_k(0,0),M_k(0,1),M_k(1,0),M_k(1,1)；

所述前向递推模块和后向递推模块，根据四个分支度量M_k(e)进行计算，获得当前时刻的递推值；

所述似然信息计算模块根据递推值进行计算，获得似然比的结果；