[发明专利]一种ATE通道时延自动校准电路、装置、方法

权利要求书

1.一种ATE通道时延自动校准电路，其特征在于，包括：主收发管脚、多个辅助收发管脚、开关网络、时延测量模块和时延校准模块，

所述主收发管脚位于FPGA与ATE输入输出通道的界面，分别与ATE输入输出通道和时延测量模块电性连接；

所述开关网络分别与主收发管脚、多个辅助收发管脚和ATE输入输出通道电性连接；

所述时延测量模块位于FPGA内部，用于分别向所述主收发管脚、多个辅助收发管脚和ATE输入输出通道发出脉冲；以及分别接收主收发管脚或多个辅助收发管脚传输的脉冲并根据其测量ATE输入输出通道的时延；

所述时延校准模块，用于根据测量得到的所述ATE输入输出通道的时延，分别对其输入通道和输出通道补偿。

2.根据权利要求1所述的ATE通道时延自动校准电路，其特征在于，所述开关网络包括第一开关、第二开关和第三开关，

所述第一开关的输入端通过第一辅助收发管脚与时延测量模块连接，其输出端分别与多个辅助收发管脚、第二开关和第三开关连接；

所述第二开关的输入端通过主收发管脚与时延测量模块连接，其输出端分别与第一开关和第三开关连接；

所述第三开关的输入端通过主收发管脚与时延测量模块连接，其输出端分别与第一开关和第二开关连接。

3.根据权利要求2所述的ATE通道时延自动校准电路，其特征在于，所述第一开关、第二开关和第三开关均为多选一的高速开关。

4.根据权利要求2所述的ATE通道时延自动校准电路，其特征在于，所述第一开关、第二开关和第三开关之间的走线距离相等。

5.根据权利要求1所述的ATE通道时延自动校准电路，其特征在于，所述时延测量模块通过开关网络与主收发管脚、多个辅助收发管脚和ATE输入输出通道构成多个测量回路，

所述多个测量回路用于分别测量开关网络与主收发管脚、多个辅助收发管脚和ATE输入输出通道的发送时延或接收时延。

6.根据权利要求5所述的ATE通道时延自动校准电路，其特征在于，所述多个测量回路包括第一测量回路、第二测量回路和第三测量回路，

所述第一测量回路由时延测量模块发出的第一脉冲依次经过辅助收发管脚的发射管脚、开关网络和辅助收发管脚的第一接收管脚后，到达时延测量模块；

所述第二测量回路由时延测量模块发出的第二脉冲依次经过主收发管脚的发射管脚、ATE输出通道、开关网络和辅助收发管脚的第二接收管脚后，到达时延测量模块；

所述第三测量回路由时延测量模块发出的第三脉冲依次经过辅助收发管脚的发射管脚、开关网络、ATE输入通道和主收发管脚的接收管脚后，到达时延测量模块。

7.根据权利要求1至6任一项所述的ATE通道时延自动校准电路，其特征在于，所述时延校准模块包括线路延时单元，所述线路延时单元根据时延测量模块测量得到的ATE输入输出通道时延，分别对其输入通道和输出通道补偿。

8.一种基于权利要求1所述的ATE通道时延自动校准电路的校准装置，其特征在于，包括：DC校准电路，通过开关网络分别与ATE输入输出通道及其精确测量单元连接，用于校准所述精确测量单元或所述ATE通道时延自动校准电路的直流特性。

9.一种基于权利要求1所述的ATE通道时延自动校准电路的校准方法，其特征在于，包括：

将主收发管脚、多个辅助收发管脚、开关网络的接点、时延测量模块和ATE输入输出通道的触点为测量点，并根据其中的一个或多个测量点构建多个测量回路；

根据每个测量回路，分别计算FPGA界面到ATE通道界面之间的每两个测量点之间的时延，并根据其计算ATE通道的时延；

根据所述ATE通道的时延，分别向ATE通道的输入通道和输出通道作出补偿。

10.根据权利要求9所述的ATE通道时延自动校准电路的校准方法，其特征在于，通过FPGA的内部的线路延时单元分别配置多个ATE通道对应通道的延时补偿。