[发明专利]辅助3D架构近存计算系统的片内数据调度控制器及方法

说明书

本发明公开了辅助3D架构近存计算系统的片内数据调度控制器及方法，将调度控制器作为内存映射IO设备接入系统总线，使预设指令可通过处理器写入对应内存映射地址实现调度控制；调度控制器与主机外部中断接收模块连接，以向主机发送执行完成中断信号，并可接收加速器中断信号，以判断加速器状态；获取可接管主机访存路径，可直接访问存储器。可接收来自主机的预写入数据调度指令并可接管主机访存端口，以此访问片上所有内存地址。根据预设指令，调度控制器将依次执行数据调动并在预设节点向主机发送完成信号，归还访存端口控制权，允许主机读取最终数据。

技术领域

本发明涉及数据传输技术领域，尤其是涉及辅助3D架构近存计算系统的片内数据调度控制器及方法。

背景技术

3D架构近存计算系统可将常规工艺加速器硅芯片与DRAM芯片进行3D堆叠，并使用硅通孔（Through Silicon Via，TSV）或混合键合（Hybrid Bonding，HB）技术连接上下信号端口，以此完成数据交互。相比于传统处理器/存储器结构，此系统可极大缩短计算单元与存储单元之间的距离，减少访存延时，同时使用TSV/HB技术可不通过DRAM系统总线直接从内存库bank中提取数据，极大提高访存带宽。此系统可有效缓解内存墙问题，以此提高处理器系统性能，具有极大发展潜力。

然而由于3D架构访存连接不经过DRAM系统总线，单个加速器访存范围受限，只可访问加速器芯片下方与加速器直连的内存库bank，如应用中单次处理的数据大小超过单个内存库bank数据存储上限，则仍需通过主机进行加速器间的数据搬运调度，因主机与DRAM之间仍使用传统结构连接，如不进行优化，仍可成为系统性能瓶颈。

发明内容

为解决现有技术的不足，进一步减少通过传统主机-DRAM内存端口的数据传输量，实现片上加速器间的交互转为片上通信，提升纯片上近存计算的数据大小上限，极大减少主机访存次数，有效提高数据搬运效率与系统能效比的目的，本发明采用如下的技术方案：

一种辅助3D架构近存计算系统的片内数据调度控制器，包括：预设指令存储模块、数据搬运模块和状态控制器；

预设指令存储模块，存储主机发送的预设数据调度指令，并将其中的搬运信息和状态信息分别发送给数据搬运模块和状态控制器；

数据搬运模块，根据状态控制器的数据搬运启动指令，通过预设指令存储模块的搬运信息，将数据一个加速器搬运至另一个加速器，并向状态控制器发送指令完成信号；

状态控制器，根据主机的片内搬运接管请求，进入片内数据调度状态，根据预设指令存储模块的状态信息、加速器的中断信号，判定可执行的数据搬运指令，向数据搬运模块发送可执行的数据搬运启动指令，并获取指令完成信号，在完成搬运后，根据状态信息，判定是否向主机发送执行完成中断信号，退出片内数据调度状态。

进一步地，预设指令存储模块包括：指令解码器、预设指令队列及指令信息寄存器；

指令解码器，接收预设数据调度指令，并判断预设指令队列是否已满，若已满，则向主机反馈写入失败信息，若未满，则对预设数据调度指令解码，判断解码后的预设数据调度指令是否正确，若错误，则向主机反馈写入失败信息，若正确，则将预设数据调度指令中的搬运信息和状态信息分别发送给预设指令队列和状态控制器；

预设指令队列，写入搬运信息，并根据从状态控制器获取的更新信息，进行队列更新；

指令信息寄存器，根据状态控制器的读取请求，从预设指令队列中读取对应搬运信息，以使数据搬运模块读取。

进一步地，判断解码后的预设数据调度指令是否正确，是通过加法器计算预设加速器来源内存地址范围和目标内存地址范围，将搬运信息中的来源内存起始地址和目标内存起始地址，分别与预设加速器来源内存地址范围和目标内存地址范围进行一致性比较，在范围内的为正确，否则，为错误。