[发明专利]测试电路、测试方法及显示装置有效

专利信息
申请号: 202210756422.6 申请日: 2022-06-30
公开(公告)号: CN115050295B 公开(公告)日: 2023-05-26
发明(设计)人: 周秀峰;袁鑫;袁海江 申请(专利权)人: 惠科股份有限公司
主分类号: G09G3/00 分类号: G09G3/00
代理公司: 深圳中一联合知识产权代理有限公司 44414 代理人: 杨博
地址: 518000 广东省深圳市宝安区石岩街道石龙社区*** 国省代码: 广东;44
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摘要:
搜索关键词: 测试 电路 方法 显示装置
【说明书】:

本申请提供的一种测试电路、测试方法及显示装置,通过设置第一测试模块、第二测试模块以及自锁模块,自锁模块择一启动两个测试模块,无需在一个阶段测试时切除另一个测试模块,并且在像素元件测试单元的基础上控制单元,所述每个控制单元均响应于高电平输出低电平,每个测试单元响应于对应的控制单元输出的低电平而关闭,以在其中一个测试单元运行测试时,另一个测试单元关闭,从而可以实现其中一个测试单元进行测试时,另一个测试单元通过自锁而关闭,因此在各个测试阶段相互之间不会受到影响,同时采用独立的测试电路进行测试,无需面板上的测试电路,不会受到信号数量等限制。

技术领域

本申请涉及显示技术领域,具体涉及一种测试电路、测试方法及显示装置。

背景技术

面板制作工艺常规情况进行前段阵列工序(英文:Array)大板测试,流片到中段成盒工序(英文:cell)进行切割成小片进行cell测试,范例技术中两个阶段独立地进行测试,为了避免两个阶段测试时信号串扰,Array测试电路为独立测试电路,并且在切成小片时会被切除,Cell段测试时通过面板上的测试电路进行,因此此方法两个测试阶段采用了两个完全不同的测试电路,增大了测试复杂性,此外复用面板测试电路时,存在信号数量限制等不足,目前暂无其他避免两个工序测试的信号串扰问题的解决方案。

发明内容

本申请提供一种测试电路、测试方法及显示装置,旨在解决目前前段阵列工序和中段成盒工序测试时,传统测试对测试信号存在限制的问题。

本申请第一方面实施例提供一种测试电路,包括:

第一测试模块,包括第一测试单元和第一控制单元,所述第一测试单元的输出端用于测试过程中耦接待测的阵列基板,输入端耦接外部的第一测试信号输出模块的信号输出端;

第二测试模块,包括第二测试单元和第二控制单元,所述第二测试单元的输出端用于测试过程中耦接待测的模组面板,输入端耦接外部的第二测试信号输出模块的信号输出端;以及,

自锁模块,所述自锁模块包括第一信号输出端和第二信号输出端,所述第一信号输出端耦接所述第二控制单元的输入端和所述第一测试信号输出模块的输入端,所述第二信号输出端耦接所述第一控制单元的输入端和所述第二测试信号输出模块的输入端;

所述第一控制单元耦接所述第一测试单元,所述第二控制单元耦接所述第二测试单元,所述第一信号和所述第二信号择一为高,每个测试信号输出模块响应于高电平输出测试信号至对应的测试单元,以使测试单元运行测试;

其中,所述每个控制单元均响应于高电平输出低电平,每个测试单元响应于对应的控制单元输出的低电平而关闭,以在其中一个测试单元运行测试时,另一个测试单元关闭。

在可选的实施例中,所述自锁模块包括:

第一自锁开关元件,所述第一自锁开关元件的控制端耦接一电压线,输入端耦接第一信号线,输出端耦接所述第二控制单元的输入端以及所述阵列基板;以及

第二自锁开关元件,所述第二自锁开关元件的控制端耦接另一电压线,输入端耦接第二信号线,输出端耦接所述第一控制单元的输入端以及所述模组面板。

在可选的实施例中,所述阵列基板包括多个像素元件,每个像素元件包括多个子像素,相对应地,所述第一测试单元包括与至少一个像素元件中所有子像素一一对应的第一测试开关,每个第一测试开关的控制端耦接一测试控制线,输入端耦接像素测试线,输出端耦接所述阵列基板上待测像素元件中的对应子像素;

所述第一控制单元包括:

多个第一控制开关元件,与一个像素元件中所有子像素一一对应,且每个第一控制开关元件的控制端耦接自锁模块的第一信号输出端,输入端一一对应地耦接一条测试控制线,输出端导出测试控制信号。

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