[发明专利]一种基于多级流水线的可编程存算一体加速阵列

说明书

本发明公开了一种基于多级流水线的可编程存算一体加速阵列，包括多个可编程阵列模块和一个电源时钟管理单元，可编程阵列模块和电源时钟管理单元通过管理总线连接；多个可编程阵列模块被连接资源线分割成网格，每个可编程阵列模块之间由连线资源连接；连线资源由许多金属线段构成，连线资源分为单长线和双长线，空间上相邻的两个可编程阵列模块通过单长线连接，不相邻的可编程阵列模块通过双长线连接，不同网格的单长线或者双长线通过矩阵开关相互连接。本发明由网格式的可编程阵列模块组成，便于工程设计和实现；存算单元之间通过连线资源互联，允许编程，具备较高的算法和硬件匹配度；具备较高的计算单元和存储单元空间利用率。

技术领域

本发明属于计算机数据处理技术领域，特别涉及一种基于多级流水线的可编程存算一体加速阵列。

背景技术

随着近几年云计算、人工智能、数据预处理应用的发展，面对计算中心的数据洪流，数据搬运慢、搬运能耗大等问题成为了计算的关键瓶颈。从处理单元外的存储器提取数据，搬运时间往往是运算时间的成百上千倍，整个过程的无用能耗大概在60％-90％之间，能效非常低，存储带宽成为了数据计算应用的一大障碍。比如神经网络计算加速、雷达数据前端预处理等，最大挑战就是数据在计算单元和存储单元之间频繁的移动，多级流水线可编程存算一体加速阵列可解决该问题。在业界，现阶段的存算一体设计方案不允许软件可编程，一旦硬件设计完成后，存算关系就已经确定，不能根据具体算法合理配置存算资源；也不能根据存算资源做能耗控制。所以现阶段的设计就会导致存算资源支持的算法复杂度不高，同等算力情况下，功耗高的问题。

发明内容

本发明的目的在于克服现有技术的不足，提供一种由网格式的可编程阵列模块组成，可编程阵列模块之间、模块内部的存算单元之间通过连线资源互联，允许编程，具备较高的算法和硬件匹配度，并且具有较高的计算单元和存储单元空间利用率的基于多级流水线的可编程存算一体加速阵列。

本发明的目的是通过以下技术方案来实现的：一种基于多级流水线的可编程存算一体加速阵列，包括多个可编程阵列模块和一个电源时钟管理单元，可编程阵列模块和电源时钟管理单元通过管理总线连接；多个可编程阵列模块被连接资源线分割成网格，每个可编程阵列模块之间由连线资源连接；

连线资源由许多金属线段构成，连线资源分为单长线和双长线，空间上相邻的两个可编程阵列模块通过单长线连接，不相邻的可编程阵列模块通过双长线连接，不同网格的单长线或者双长线通过矩阵开关相互连接。

进一步地，所述可编程阵列模块内部由输入和输出接口、多个计算单元、多个存储单元、内部连线资源、电源控制单元和延迟单元组成；输入和输出接口实现系统时钟的输入输出，实现模块级的流水作业信号输入输出，以及数据的输入输出；输入和输出接口、计算单元和存储单元之间通过内部连接资源线相连；电源控制单元用于接收电源时钟管理单元发送的控制信号，控制可编程阵列模块内部的电源启闭；延迟单元用于对输入的系统时钟信号进行分频延迟；

一个计算单元能够访问一个或多个存储单元，一个存储单元只允许一个计算单元访问。

所述可编程阵列模块内，单个存算一体单元通过系统时钟、流水作业信号控制计算单元的运算时机；在所有的存算单元中，约定计算单元的计算周期均为m个系统时钟周期，通过延迟单元生成计算时钟，约定计算时钟上升沿对计算输入和流水作业输入信号进行采样，下降沿进行计算输出和流水作业信号输出；所有存算单元的计算输出信号均能够和另外的存算单元的计算输出信号连接，所有存算单元的流水作业信号均能够和另外的存算单元的流水作业信号连接；通过流水作业信号和系统时钟信号使存算单元在每个计算时钟周期上都能执行计算，并能通知下一级存算单元在下一个计算周期继续计算。

所述储存单元的数据宽度应大于或等于数据输入宽度加乘法系数的宽度再加1。

进一步地，所述电源控制单元通过总线连接电源时钟管理单元，总线由一个时钟线和一个数据线构成，时钟和数据线空闲状态为高电平；