[发明专利]一种写均衡功能仿真验证方法、系统、设备以及存储介质

说明书

本发明公开了一种写均衡功能仿真验证方法，包括以下步骤：搭建仿真验证模型；设置每一个DDR的控制信号组的延迟；基于每一个所述DDR的控制信号组的延迟调整向所述DDR发送数据信号的延迟，直到能够在所述数据信号上升沿采样得到的时钟信号的值为1；响应于每一个所述DDR在所述数据信号上升沿采样得到的时钟信号的值均为1，将每一个DDR的延迟写入到相应的寄存器；基于所述寄存器中的每一个DDR的延迟进行数据读写。本发明还公开了一种系统、计算机设备以及可读存储介质。本发明提出的方案可以针对不同的DDR颗粒fly_by拓扑结构进行仿真，并且可以设置不同的延时参数，从而能够达到快速建模及仿真的功效。

技术领域

本发明涉及仿真领域，具体涉及一种写均衡功能仿真验证方法、系统、设备以及存储介质。

背景技术

在现在的数字系统中，对高速大容量数据存储的需求越来越高，通常该功能都是由DDR颗粒来实现的；而对DDR颗粒的控制则需要使用控制芯片来实现，DDR控制器则是该类控制芯片的重要功能之一。

在复杂数字系统中，通常需要使用多片DDR颗粒，采用fly_by拓扑结构的方式来进行连接，fly_by拓扑结构的优点是布线相对简单并且可以提高DDR的信号完整性，其中数据组不需要和时钟信号绕等长，这样就可以节省较多的布线空间，同时也可以支持更高的信号速率，缺点就是信号到达每片颗粒的时间不一致，带来了一定的skew，这个skew需要一定的技术来弥补。

而在fly_by拓扑结构中由于时钟、地址和控制信号是走的菊花链的形式，因此到每一片DDR颗粒的时间会有所不同，在菊花链后端的DDR颗粒较菊花链前端的DDR颗粒，DDR的时钟、地址和控制信号会有更大的延迟，而数据信号到每一片DDR颗粒的PCB走线延迟是相近的，为了解决这一问题，DDR控制器会采用写均衡的方式来进行处理，即DDR控制器通过调整数据信号到每一片DDR颗粒的延迟，从而实现DDR的时钟、地址和控制信号和DDR的数据信号满足一定的时序要求。因此急需一种能够对DDR控制器的写均衡功能进行仿真验证的方法。

发明内容

有鉴于此，为了克服上述问题的至少一个方面，本发明实施例提出一种写均衡功能仿真验证方法，包括以下步骤：

搭建仿真验证模型；

设置每一个DDR的控制信号组的延迟；

基于每一个所述DDR的控制信号组的延迟调整向所述DDR发送数据信号的延迟，直到能够在所述数据信号上升沿采样得到的时钟信号的值为1；

响应于每一个所述DDR在所述数据信号上升沿采样得到的时钟信号的值均为1，将每一个DDR的延迟写入到相应的寄存器；

基于所述寄存器中的每一个DDR的延迟进行数据读写。

在一些实施例中，搭建仿真验证模型，进一步包括：

利用DDR控制器和多个DDR搭建仿真验证模型，其中，DDR采用fly_by的硬件拓扑进行连接。

在一些实施例中，设置每一个DDR的控制信号组的延迟，还包括：

修改每一个DDR的控制信号组的延迟以验证DDR控制器写均衡的冗余性。

在一些实施例中，基于每一个所述DDR的控制信号组的延迟调整向所述DDR发送数据信号的延迟，直到能够在所述数据信号上升沿采样得到的时钟信号的值为1，进一步包括：

使能待采样的DDR的模型并关闭其他DDR的模型；

所述DDR控制器将所述待采样的DDR的模型的DQS信号置起，并在DQS信号的上升沿采样时钟信号；

响应于在DQS信号的上升沿采样时钟信号为0，所述DDR控制器增加所述待采样的DDR的模型的DQS信号的延迟，并再次采样，重复多次直到在所述数据信号上升沿采样得到的时钟信号的值为1。