[发明专利]一种存内计算装置

说明书

本发明涉及一种存内计算装置。该装置包括3个8T SRAM单元、与门AND11、与门AND12、与门AND13、排序器以及计算电路，3个8T SRAM单元均用于存储权重；所述与门AND11、所述与门AND12以及所述与门AND13均用于将权重输入数据与8T SRAM单元存储的权重进行逐位乘法运算；所述排序器用于用于对乘法结果进行排序；所述计算电路用于对排序结果进行计算。本发明能够提高电路的运算速度和稳定性。

技术领域

本发明涉及存储器领域，特别是涉及一种存内计算装置。

背景技术

在现有的存内计算结构中，主要采用了模拟电路的方法实现MAC运算，这样得到的结果精度较差，且性能有很大一部分因素取决于工艺的好坏，受PVT影响较大。因此，纯数字存内计算单元是必要的，它可以很大程度上避免这些模拟因素的影响。

在纯数字存内计算结构中，加法器的电路开销是最大的。因此，纯数字存内计算结构的主要优化方向是对加法器的优化。因此，如何减小加法器的电路开销，提高电路的运算速度和稳定性是目前亟需解决的技术问题。

发明内容

本发明的目的是提供一种存内计算装置，能够提高电路的运算速度和稳定性。

为实现上述目的，本发明提供了如下方案：

一种存内计算装置，包括：3个8T SRAM单元、与门AND11、与门AND12、与门AND13、排序器以及计算电路；

一所述8T SRAM单元的输出端与所述与门AND11的第一输入端连接，所述与门AND11的第二输入端与权重输入数据连接；

另一所述8T SRAM单元的输出端与所述与门AND12的第一输入端连接，所述与门AND12的第二输入端与权重输入数据连接；

另一所述8T SRAM单元的输出端与所述与门AND13的第一输入端连接，所述与门AND13的第二输入端与权重输入数据连接；

所述排序器的输入端分别与所述与门AND11的输出端、所述与门AND12的输出端以及所述与门AND13的输出端连接；所述排序器的输出端与所述计算电路连接；

3个所述8T SRAM单元均用于存储权重；

所述与门AND11、所述与门AND12以及所述与门AND13均用于将权重输入数据与8TSRAM单元存储的权重进行逐位乘法运算；

所述排序器用于用于对乘法结果进行排序；

所述计算电路用于对排序结果进行计算。

可选地，所述8T SRAM单元包括：管N1、管N2、管N3、管N4、管N5、管N6、管P1以及管P2；

所述管P1的栅极与管N1的栅极连接，所述管P1的源极接VDD，所述管P1的漏极与所述管N1的漏极连接；所述管N1的源极接VSS；

所述管P2的栅极与所述管N2的栅极连接，所述管P2的源极接VDD，所述管P2的漏极与所述管N2的漏极连接；所述管N2的源极接VSS；

所述管N3的栅极接字线WL，所述管N3的源极接位线BL，所述管N3的漏极分别与所述管P1和所述管N1的漏极连接；

所述管N4的栅极接字线WL，所述管N4的源极接位线BLB，所述管N4的漏极分别与所述管P2和所述管N2的漏极连接；

所述管N5的栅极分别与所述管P2和所述管N2的漏极连接，所述管N5的源极接VSS，所述管N5的漏极与所述管N6的漏极连接；

所述管N6的栅极接读字线RWL，所述管N6的源极接读位线RBLB。

可选地，所述管N1、管N2、管N3、管N4、管N5以及管N6均为NMOS管。