[发明专利]一种存内计算装置

权利要求书

1.一种存内计算装置，其特征在于，包括：3个8T SRAM单元、与门AND11、与门AND12、与门AND13、排序器以及计算电路；

一所述8T SRAM单元的输出端与所述与门AND11的第一输入端连接，所述与门AND11的第二输入端与权重输入数据连接；

另一所述8T SRAM单元的输出端与所述与门AND12的第一输入端连接，所述与门AND12的第二输入端与权重输入数据连接；

另一所述8T SRAM单元的输出端与所述与门AND13的第一输入端连接，所述与门AND13的第二输入端与权重输入数据连接；

所述排序器的输入端分别与所述与门AND11的输出端、所述与门AND12的输出端以及所述与门AND13的输出端连接；所述排序器的输出端与所述计算电路连接；

所述3个8T SRAM单元均用于存储权重；

所述与门AND11、所述与门AND12以及所述与门AND13均用于将权重输入数据与所述3个8T SRAM单元存储的权重进行逐位乘法运算；

所述排序器用于对乘法结果进行排序；

所述计算电路用于对排序结果进行计算；

所述排序器包括：反相器I1、反相器I2、反相器I3、三输入与门AND1、三输入与门AND2、三输入与门AND3、三输入与门AND4、三输入与门AND5、三输入与或门OR1、四输入或门OR2；

所述反相器I1的输入端与所述与门AND11的输出端连接，所述反相器I1的输出端与所述三输入与门AND3的第一输入端连接；

所述反相器I2的输入端与所述与门AND12的输出端连接，所述反相器I2的输出端与所述三输入与门AND4的第一输入端连接；

所述反相器I3的输入端与所述与门AND13的输出端连接，所述反相器I3的输出端与所述三输入与门AND5的第一输入端连接；

所述三输入与门AND1的输入端和所述三输入与门AND2的输入端均与所述与门AND11的输出端、所述与门AND12的输出端和所述与门AND13的输出端连接；

所述三输入与门AND2的输出端与所述四输入或门OR2的第一输入端连接；

所述三输入与门AND3的第二输入端与所述与门AND12的输出端连接，所述三输入与门AND3的第三输入端与所述与门AND13的输出端连接，所述三输入与门AND3的输出端与所述四输入或门OR2的第二输入端连接；

所述三输入与门AND4的第二输入端与所述与门AND11的输出端连接，所述三输入与门AND4的第三输入端与所述与门AND13的输出端连接，所述三输入与门AND4的输出端与所述四输入或门OR2的第三输入端连接；

所述三输入与门AND5的第二输入端与所述与门AND11的输出端连接，所述三输入与门AND5的第三输入端与所述与门AND12的输出端连接，所述三输入与门AND5的输出端与所述四输入或门OR2的第四输入端连接；

所述三输入与或门OR1的输入端分别与所述与门AND11的输出端、所述与门AND12的输出端和所述与门AND13的输出端连接；

所述计算电路包括：反相器I4、反相器I5、反相器I6、三输入与门AND6、三输入与门AND7以及两输入或门OR3；

所述反相器I4的输入端与所述三输入与门AND1的输出端连接，所述反相器I4的输出端与所述三输入与门AND7第一输入端连接；

所述反相器I5的输入端与所述四输入或门OR2的输出端连接，所述反相器I5的输出端分别与所述三输入与门AND7第二输入端以及所述反相器I6的输入端连接；

所述三输入与门AND6的输入端分别与所述三输入与门AND1的输出端、所述四输入或门OR2的输出端以及所述三输入与或门OR1的输出端连接，所述三输入与门AND6的输出端和所述三输入与门AND7的输出端均与所述两输入或门OR3的输入端连接；

所述三输入与门AND7的第三出入端与所述三输入与或门OR1的输出端连接。