[发明专利]一种fail-safe控制电压产生电路、防倒灌电路

权利要求书

1.一种fail-safe控制电压产生电路，配置在GPIO电路中用于为GPIO电路提供多种控制电压，其中，所述GPIO电路连接芯片的逻辑单元以及IO引脚，且多个芯片通过IO引脚并联于总线上，其特征在于，所述fail-safe控制电压产生电路包括第一控制电压源接口、第二控制电压源接口、第三控制电压源接口、五个或五个以上依次串联在IO引脚与芯片内部接地端之间的PMOS晶体管、多个串联在IO引脚与芯片内部接地端之间的NMOS晶体管，其中：

串联的PMOS晶体管中，第一个PMOS晶体管的源极与IO引脚相连，且每个PMOS晶体管的栅极与漏极相连，相邻PMOS晶体管中的前一个PMOS晶体管的漏极与后一个PMOS晶体管的源极相连，串联在距离IO引脚的第四个位置的PMOS晶体管的漏极与第一控制电压源接口相连，所有PMOS晶体管的衬底均与第二控制电压源接口相连；

串联的NMOS晶体管中，第一个NMOS晶体管的漏极与IO引脚相连，且每个NMOS晶体管的栅极与漏极相连，相邻NMOS晶体管中的前一个NMOS晶体管的源极与后一个NMOS晶体管的漏极相连，串联在距离IO引脚的最后一个位置的NMOS晶体管的漏极与第三控制电压源接口相连；

所述第一控制电压源接口在芯片正常工作时输出与芯片内部供电电源的输出电压相等的控制电压，在芯片断电时输出小于或等于总线上其他芯片电压20%的控制电压；

所述第二控制电压源接口在芯片正常工作时输出与芯片内部供电电源的输出电压相等的控制电压，在芯片断电时输出与总线上其他芯片电压相等的控制电压；

所述第三控制电压源接口在芯片正常工作时输出零电压，在芯片断电时输出与总线上其他芯片电压相等的控制电压。

2.根据权利要求1所述的fail-safe控制电压产生电路，其特征在于，所述电路包括第一至第十一PMOS晶体管、第一至第六NMOS晶体管，其中：

所述第一PMOS晶体管的源极连接芯片内部供电电源、栅极连接第三控制电压源接口、漏极与衬底相连并同时连接第二控制电压源接口；

所述第二PMOS晶体管的源极连接IO引脚、栅极连接第一控制电压源接口、漏极与衬底相连并同时连接第二控制电压源接口；

所述第三PMOS晶体管的源极连接芯片内部供电电源、栅极连接IO引脚、漏极连接第一控制电压源接口、衬底连接第二控制电压源接口；

所述第四PMOS晶体管的源极连接第三PMOS晶体管的栅极、栅极连接芯片内部供电电源、漏极连接第二NMOS晶体管的漏极和衬底、衬底连接第二控制电压源接口；

所述第五PMOS晶体管的源极连接第一控制电压源接口、栅极与漏极相连并同时连接第四NMOS晶体管的漏极、衬底连接第二控制电压源接口；

所述第六PMOS晶体管的源极连接第七PMOS晶体的漏极和栅极、栅极与漏极相连并连接第一控制电压源接口、衬底连接第二控制电压源接口；

所述第七PMOS晶体管的源极连接第八PMOS晶体的漏极和栅极、栅极与漏极相连并同时连接第六PMOS晶体管的源极、衬底连接第二控制电压源接口；

所述第八PMOS晶体管的源极连接第九PMOS晶体的漏极和栅极、栅极与漏极相连并同时连接第七PMOS晶体管的源极、衬底连接第二控制电压源接口；

所述第九PMOS晶体管的源极连接IO引脚、栅极与漏极相连并连接第八PMOS晶体管的源极、衬底连接第二控制电压源接口；

所述第十PMOS晶体管的源极连接IO引脚、栅极连接第一控制电压源接口、漏极连接第三控制电压源接口、衬底连接第二控制电压源接口；

所述第十一PMOS晶体管的源极与源极相连并连接IO引脚、漏极连接第三控制电压源接口、衬底连接第二控制电压源接口；

所述第一NMOS晶体管的漏极与栅极相连并连接第四PMOS晶体管的漏极、衬底连接芯片内部接地端、源极连接第二NMOS晶体管的漏极和栅极；

所述第二NMOS晶体管的漏极与栅极相连并连接第一NMOS晶体管的源级、衬底连接芯片内部接地端、源极连接第三控制电压源接口；

所述第三NMOS晶体管的漏极与栅极相连并连接第三控制电压源接口、衬底与源极均连接芯片内部接地端；

所述第四NMOS晶体管的栅极连接第三控制电压源接口、漏极连接第五PMOS晶体管的栅极和漏极、衬底与源极均连接芯片内部接地端；

所述第五NMOS晶体管的栅极与漏极相连并连接芯片内部供电电源、衬底连接芯片内部接地端、源极连接第一控制电压源接口；

所述第六NMOS晶体管的漏极连接第三控制电压源接口、栅极连接芯片内部供电电源、衬底与源极相连并连接芯片内部接地端。