[发明专利]基于多比特SRAM单元的定点全精度存内计算电路

说明书

本发明属于集成电路技术领域，具体的说是基于多比特SRAM单元的定点全精度存内计算电路。本发明通过在传统SRAM存储阵列电路基础上添加两个晶体管构成传输门实现乘法，并且增加加法器树进行部分和累加，采用位串行输入模式和移位累加器完成多比特运算，从而实现了在SRAM存储阵列内进行精度无损的矩阵向量乘法运算。本发明了实现了无精度损失的多比特SRAM存内计算，具有面积小，并行度高的特点，适用于需要进行大规模乘累加计算的卷积神经网络系统。

技术领域

本发明属于集成电路技术领域，具体的说是一种基于多比特SRAM单元的定点全精度存内计算电路。

背景技术

近年来，由于集成电路的不断发展，算力不断提高。人工智能领域也随之飞速进步，又鉴于其应用场景通常涉及图片，音频和视频，这些都是区别与传统计算密集型、控制密集型的数据密集型应用。尤其是在处理图片和视频方面的卷积神经网络(CNN)，更是已经得到了广泛的使用。

但由于卷积层和全连接层都需要大量的权重以及大量的卷积运算，使得不仅对传统的冯诺依曼架构的计算能力提出了挑战，大量的数据搬运也成了整个系统功耗和速度的瓶颈。尤其是在嵌入式领域，越来越多的物联网设备需要AI赋予智能，但是受限于电池的续航限制和MCU的算力限制，对于AI任务只能通过将数据发送到云端，处理后传回的方式来完成。这不仅会延迟很高，在一些情况下无法满足需求，而且个人的隐私也得不到很好的保护。

SRAM存内计算阵列电路就是针对数据密集型应用的解决办法，通过在存储器内部完成乘累加运算，多位数据并行乘累加，与CNN的计算模式十分契合，实时式得到了满足。同时由于权重是存储在阵列之中的，没有来回搬运权重的功耗，实现整个系统的功耗降低。

发明内容

针对传统SRAM阵列电路无法实现存内计算的问题，本发明提出了一种基于多比特SRAM单元的定点全精度存内计算电路，通过结构上的创新设计在显著提升能效比的情况下实现多比特存内计算功能。

本发明的技术方案是：

基于多比特SRAM单元的定点全精度存内计算电路，其特征在于，所述存内计算电路包括64行4列个存储单元、1个加法器树、4个灵敏放大器和1个累加器。

所述存储阵列，每一列的存储单元连接有BL、BLB两根信号线，BL与BLB信号线是读写操作位线，用于在读写操作时加载数据；每一行的存储单元连接有WL、input，output三根信号线，其中WL信号线是读写操作字线，用于在读写入操作时选中行，input信号线是输入信号线，用于在存内计算模式时输入信号，output信号线是输出信号线，用于在存内计算模式时输出input和存储值的乘法结果。

所述存内计算电路具有SRAM模式和存内计算模式；灵敏放大器的输入端与BL信号线和BLB信号线连接，SRAM模式使用灵敏放大器输出，而存内计算模式将4列的output合并为out1[3:0]～out64[3:0]送入到加法器树后进行累加。

具体的，所述加法器树的共有64个4位输入端口in1[3:0]～in64[3:0]，每个端口对应存储阵列的每一行的output，一个输出10位端口sum[9:0]，代表所有输入的累加结果。加法器树在SRAM模式下不工作，在存内计算模式下将每一行的4个单元的乘法结果并行累加。

具体的，所述累加器负责将加法器树的结果进行累加，一个10位输入端口iat[9:0]，一个14位输出端口result。