[发明专利]具有抖动补偿时钟和数据恢复的PAM-4接收器

说明书

提供了一种具有抖动补偿时钟和数据恢复的PAM‑4接收器。所述接收器包含一阶延迟锁定环路(DLL)，所述一阶DLL采用支持40MHz抖动跟踪带宽和静态相位偏斜消除的二位元式相位检测器(BBPD)和压控延迟线(VCDL)电路。一个使用1/4速率参考时钟的二阶宽带锁相环路(WBPLL)提供多相时钟生成，且保证足够低的输入到输出多相时钟间时延。为了抑制随之而来的抖动传递，抖动补偿电路(JCC)通过检测DLL环路滤波器电压(VLF(s))信号来获取抖动传递的幅度和频率信息，且生成等幅反相的环路滤波器电压信号，标示为VLFsubgt;INV/subgt;(s)。所述VLFsubgt;INV/subgt;(s)调制一组互补VCDL(C‑VCDL)以减弱恢复的时钟和数据两者上的抖动传递。使用提供的接收器，在‑3dB拐点频率为40MHz的情况下，从DC到4MHz可支持高达60％的抖动补偿比。

技术领域

本发明总体来说涉及抖动补偿时钟和数据恢复，且更具体地，涉及具有抖动补偿时钟和数据恢复的四电平脉冲幅度调制(PAM-4)接收器。

背景技术

在例如5G通信、云服务、自主车辆、深度神经网络和8K显示面板等数据密集型应用激增的推动下，从处理器到处理器以及从处理器到芯片外存储器的高速低功率数据移动成为高性能计算系统中至关重要的问题。处理器I/O带宽的爆炸性增长需要具有例如四电平脉冲幅度调制(PAM-4)的先进信令方案的大规模低功率链路。当在具有PAM-4信令的情况下数据速率达到50Gb/s/通道以上时，信号质量变得越来越容易受到从信道和电路两者产生的抖动的影响。因此，时钟分布电路需要额外的设计工作来处理抖动问题且确保稳固的系统同步。

源同步I/O在芯片到芯片互连中是一种很有吸引力的技术，这归因于它在频率恢复方面的低时延和高可靠性、宽抖动容限带宽和实施简单性。图1A示出由差分时钟通道和差分数据通道组成的广泛采用的源同步I/O架构。在时钟通道中，在时钟信号通过信道从传输器(Tx)传输之后，缓冲器(Buf)和占空比校正(DCC)块再现高质量时钟以用于数据信号采样。注入锁定振荡器(IJO)或多相锁相环路(MPLL)使用再现的时钟作为参考，且生成四相或八相(4-PH/8-PH)时钟。相位内插器(PI)通过在多相时钟之间进行内插以使解码器和去串行化块同步来生成最终采样时钟。

为了实现稳固的同步，需要谨慎处理时钟分布电路中的若干抖动和相位偏斜相关问题。首先，数据相位和时钟相位通常在源同步I/O中的传输器输出处精确地对准。时钟与数据之间的相关抖动可由宽带MPLL或IJO恰当地调节。然而，数据通道与时钟通道之间的时延差会引起均衡数据与来自Buf和DCC的再现时钟之间的相位偏斜。由来自信道、均衡器(EQ)、Buf、DCC、IJO/MPLL和PI的延迟引起的未折叠相位偏斜可达到若干UI。其次，除了相位偏斜之外，数据与时钟之间存在不相关抖动。对于电互连，不相关抖动来源于接地和电源噪声、温度漂移、前端电路闪烁噪声、信道耦合和电磁干扰(EMI)。对于光学互连，不相关抖动主要归因于光检测器和前端电路的噪声。第三，即使充分跟踪了这些不相关抖动，恢复的时钟信号CLK_REC和数据信号DATA_REC上的抖动传递仍可能在与随后数字处理系统上的本地时钟同步时引起错误。对于大规模并行通信，不相关抖动因通道而异，这也对同步的一大挑战。

针对先前所提及的挑战和问题，已经有各种解决方案的报告。举例来说，可采用延迟锁定环路(DLL)进行多相时钟生成，并采用具有粗相选择和细相选择的PI来消除时钟与数据之间的偏斜。为了避免DLL因压控延迟线(VCDL)不对称而产生的多相时钟不匹配，可使用IJO进行全局I/Q相位生成，使用恰当的虚拟和频率校准技术进行更好的相位匹配，随后使用PI或本地IJO进行相位偏斜消除。还可采用数据路径中的数字控制延迟线或时钟路径中的IJO，作为利用源同步定时方案进行并行光学互连的去偏斜方法。尽管上述方法恰当地处理由通道时延的差异引起的静态相位偏斜，但仍未对数据与时钟之间的不相关抖动进行跟踪。窄抖动容限幅度和带宽可能对解码电路带来压力。