[发明专利]一种半导体器件制造工艺中位线空气间隔的形成方法

说明书

本发明公开了一种半导体器件制造工艺中位线空气间隔的形成方法，属于半导体制造领域，包括步骤：在半导体器件制造工艺中形成位线后，在位线上依次顺序沉积SiN/C/SiN形成三层薄膜，在位线与位线之间形成连接凹槽，对连接凹槽进行填充形成接触；之后将位线侧壁上沉积的SiN/C/SiN层中最外层SiN层去除，使SiN/C/SiN层中的C层露出；然后进行等离子体灰化处理去除C层从而形成空气间隔；接着在形成的空气开口处的上部连续沉积第一金属层和第二金属层后，再进行图案化处理，形成位线空气间隔。本发明在不造成图案损坏的情况下使寄生电容减少，且实现不另外沉积封盖膜质以及空气间隔蚀刻工艺，从而使图案损伤最小化。

技术领域

本发明涉及半导体制造领域，更为具体的，涉及一种半导体器件制造工艺中位线空气间隔的形成方法。

背景技术

现有技术中，为提高DRAM器件的性能，使其达到更高等级的微缩及更快速的存储单元运作，缩小寄生电容，已发展了一种在位线附近设置空气间隔的方案。但是这种方案由于膜质的刻蚀选择比和电偶腐蚀作用，会出现位线损坏的情况。所以需要一种新的方案来形成空气间隔，防止这个现象的发生。

发明内容

本发明的目的在于克服现有技术的不足，提供一种半导体器件制造工艺中位线空气间隔的形成方法，在不造成图案损坏的情况下使寄生电容减少，且实现不另外沉积封盖膜质以及空气间隔蚀刻工艺，从而可以使图案损伤最小化等。

本发明的目的是通过以下方案实现的：

一种半导体器件制造工艺中位线空气间隔的形成方法，包括如下步骤：

在半导体器件制造工艺中形成位线后，在位线上依次顺序沉积SiN/C/SiN形成三层薄膜，在位线与位线之间形成连接凹槽，对连接凹槽进行填充形成接触；

之后将位线侧壁上沉积的SiN/C/SiN层中最外层SiN层去除，使SiN/C/SiN层中的C层露出；

然后进行等离子体灰化处理去除C层从而形成空气间隔；

接着在形成的空气开口处的上部连续沉积第一金属层和第二金属层后，再进行图案化处理，形成最终位线空气间隔，C层即碳层，SiN即氮化硅。

进一步地，在所述SiN/C/SiN薄膜中，采用ALD工艺方式沉积C层时进行1~1000次，ALD工艺即原子层沉积工艺。

进一步地，在所述SiN/C/SiN薄膜中，第一层SiN厚度在10~1000Å之间。

进一步地，在所述SiN/C/SiN薄膜中，第三层SiN厚度在10~1000Å之间。

进一步地，将位线侧壁上沉积的SiN/C/SiN层中最外层SiN层去除时采用湿法蚀刻或干法蚀刻工艺。

进一步地，在去除C层时利用O₂等离子体源或H₂/N₂等离子体源的等离子体灰化方法。

进一步地，利用PVD工艺沉积第一金属层，利用CVD工艺沉积第二金属层。

进一步地，所述第一金属层为低共形性特性，所述第二金属层为高共形性特性。

进一步地，沉积第一金属层之后，包括子步骤：进行空气间隔封盖处理。

本发明的有益效果包括：

本发明不造成图案损坏的情况下使寄生电容减少。

本发明形成空气间隔后，由于不另外沉积封盖膜质以及空气间隔蚀刻工艺，从而可以使图案损伤最小化。

本发明由于利用工艺选择比优秀的干法等离子体灰化处理方法，所以不会给其他膜质或图案造成影响。

本发明可将不同共形性特性的金属膜质进行沉积及图案化处理。

附图说明