[发明专利]减少延迟单元的DDR DFE接收电路结构在审
| 申请号： | 202210412885.0 | 申请日： | 2022-04-20 |
| 公开（公告）号： | CN114520010A | 公开（公告）日： | 2022-05-20 |
| 发明（设计）人： | 孔亮 | 申请（专利权）人： | 灿芯半导体（苏州）有限公司 |
| 主分类号： | G11C11/4076 | 分类号： | G11C11/4076 |
| 代理公司： | 上海湾谷知识产权代理事务所(普通合伙) 31289 | 代理人： | 倪继祖 |
| 地址： | 215006 江苏省苏州市吴中区*** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 减少 延迟 单元 ddr dfe 接收 电路 结构 | ||
1.一种减少延迟单元的DDR DFE接收电路结构，其特征在于，包括：第一DFE灵敏放大器、第二DFE灵敏放大器、第一延迟单元、第二延迟单元和触发电路，其中，
所述第一DFE灵敏放大器通过所述第一延迟单元接收内部时钟；
所述第二DFE灵敏放大器通过所述第二延迟单元接收内部时钟；
所述第一DFE灵敏放大器和所述第二DFE灵敏放大器根据外来数据分别产生时钟域信号elp和olp，并连接所述触发电路；
所述触发电路通过所述第一延迟单元和所述第二延迟单元接收内部时钟。
2.根据权利要求1所述的减少延迟单元的DDR DFE接收电路结构，其特征在于，所述触发电路包括：时钟分频触发器以及第一至第九触发器，
所述第一DFE灵敏放大器、第一触发器、第三触发器、第五触发器和第九触发器依次串接；
所述第二DFE灵敏放大器、第二触发器、第四触发器和第八触发器依次串接；
第七触发器连接所述第三触发器和第五触发器的相接端；
第六触发器连接所述第二触发器和第四触发器的相接端；
所述第一延迟单元连接所述第一触发器；
所述第二延迟单元连接所述第二触发器、第三触发器、第四触发器、第五触发器和时钟分频触发器；
所述时钟分频触发器连接所述第六触发器、第七触发器、第八触发器和第九触发器。
3.一种减少延迟单元的DDR DFE接收电路结构，其特征在于，包括：第一DFE灵敏放大器、第二DFE灵敏放大器、第一延迟单元、反相器和触发电路，其中，
所述第一DFE灵敏放大器通过所述第一延迟单元接收内部时钟；
所述第一延迟单元通过所述反相器连接所述第二DFE灵敏放大器；
所述第一DFE灵敏放大器和所述第二DFE灵敏放大器根据外来数据分别产生时钟域信号elp和olp，并连接所述触发电路；
所述触发电路分别连接所述第一延迟单元和所述反相器。
4.根据权利要求3所述的减少延迟单元的DDR DFE接收电路结构，其特征在于，所述触发电路包括：时钟分频触发器以及第一至第九触发器，
所述第一DFE灵敏放大器、第一触发器、第三触发器、第五触发器和第九触发器依次串接；
所述第二DFE灵敏放大器、第二触发器、第四触发器和第八触发器依次串接；
第七触发器连接所述第三触发器和第五触发器的相接端；
第六触发器连接所述第二触发器和第四触发器的相接端；
所述第一延迟单元连接所述第一触发器；
所述反相器连接所述第二触发器、第三触发器、第四触发器、第五触发器和时钟分频触发器；
所述时钟分频触发器连接所述第六触发器、第七触发器、第八触发器和第九触发器。
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