[发明专利]一种乘法计算器

说明书

本发明涉及一种乘法计算器。该计算器包括7T SRAM存储单元和局部计算单元；所述7T SRAM单元用于存储权重数据；所述局部计算单元在计算模式下从所述7T SRAM单元中获得1bit权重数据，与位线BL/BLB位线非输入的4bit数据进行计算，并将计算结果通过全局位线GBL/全局位线非GBLB输出。本发明能够在提升效率的同时又能控制计算单元的工作状态，减小不必要的能量损失。

技术领域

本发明涉及数据处理领域，特别是涉及一种乘法计算器。

背景技术

现有的技术中，诸多设计都仅支持单比特输入与单比特权重的乘法计算，这从根本上限制了效率的提升，而诸多研究多比特计算的设计中，局部计算单元又设计得较为复杂，不利于节省面积和减少功耗，有的设计虽然实现了简单计算单元的多比特运算，但是计算单元无法有效地和存储单元分隔开，导致电路工作在存储模式时，计算单元也仍在工作，产生了额外的能耗。

因此，基于上述问题，亟需提供一种在提升效率的同时又能控制计算单元的工作状态，减小不必要的能量损失的乘法计算器。

发明内容

本发明的目的是提供一种乘法计算器，能够在提升效率的同时又能控制计算单元的工作状态，减小不必要的能量损失。

为实现上述目的，本发明提供了如下方案：

一种乘法计算器，包括：7T SRAM存储单元和局部计算单元；

所述7T SRAM单元用于存储权重数据；

所述局部计算单元在计算模式下从所述7T SRAM单元中获得1bit权重数据，与位线BL/BLB位线非输入的4bit数据进行计算，并将计算结果通过全局位线GBL/全局位线非GBLB输出。

可选地，所述一种乘法计算器的工作模式包括：存储模式和计算模式。

可选地，所述7T SRAM存储单元的读操作和局部计算单元的运算是同时进行。

可选地，所述7T SRAM存储单元包括：管N1、管N2、管N3、管N4、管P1、管P2以及管P3；

管P1的源极和管P2的源极均与电源电压VDD连接，管P1的漏极和管N1的漏极连接，管P2的漏极与管N2的漏极连接，管P1的栅极与管N1的栅极连接，管P2的栅极与管N2的栅极连接，管N1的源极和管N2的源极接至电源地VSS，管N3的漏极接至位线BL，管N4的漏极接至位线非BLB，管N3的源极与权重值存储节点Q连接，管N4的源极与权重值非QB存储节点连接，管N3的栅极和管N4的栅极短接至字线WL，管P3的源极接至权重值存储节点Q，管P3的栅极接读字线RWL，管P3的漏极接读位线RBL。

可选地，所述局部计算单元包括：管N5、管N6、管N7以及管N8；

管N5的栅极和管N6的栅极与读位线RBL相连接，管N5的漏极和管N6的漏极为整个乘法计算器的输出端，管N5的源极与管N7的漏极连接，管N6的源极与管N8的漏极连接，管N7的栅极与位线BL连接，管N8的栅极与位线非BLB连接，管N7的源极和管N8的源极短接至电源地VSS。

可选地，所述整个乘法计算器的输出端包括：全局位线GBL和全局位线非GBLB；

全局位线GBL用于输出4bit输入数据中的高2bit数据与权重的运算结果；

全局位线非GBLB用于输出4bit输入数据中的低2bit数据与权重的运算结果。

根据本发明提供的具体实施例，本发明公开了以下技术效果：