[发明专利]一种加速器

权利要求书

1.一种加速器，用于耦合主设备与存储器，并加速将所述主设备所发送的写命令指示的L2P表条目的有效数据存储到所述存储器的L2P表中，其特征在于，包括：写通道和读通道，其中，所述写通道包括逻辑电路和多个缓存；

所述逻辑电路响应于收到主设备所发送的写命令，从所述写命令中获取地址索引和其指示的L2P表条目的数据，将所述地址索引以及所述L2P表条目的数据存储到缓存中；根据所述地址索引以及所述L2P表条目的有效数据位数确定出所述存储器中存储所述L2P表条目的有效数据的一个或多个存储器地址、所述有效数据的第一比特在存储器中的位置；

所述读通道响应于所述有效数据字节对齐且所述第一比特不位于存储器中其对应的存储单元的起始位置或非字节对齐，根据所述一个或多个存储器地址生成一个或多个读命令，并将所述一个或多个读命令发送给所述存储器；

所述逻辑电路响应于接收到来自所述存储器基于每个读命令所反馈的响应数据，根据第一比特在存储器中的位置将所述有效数据与所述响应数据中的部分数据组合得到第一数据；根据缓存中所存储的协议信息以及所述第一数据生成第二数据，将所述第二数据发送给所述存储器；

其中，所述存储器包括多个对齐的存储单元，每个存储单元用于存储L2P表的多个条目的有效数据；所述L2P表的多个条目的有效数据在所述存储器中无需按字节边界对齐方式存储。

2.根据权利要求1所述的加速器，其特征在于，响应于所述有效数据字节对齐，且所述第一比特位于其对应的存储单元的起始位置，所述逻辑电路根据所述L2P表条目的数据以及所述协议信息生成第三数据，根据所述存储器地址将所述第三数据发送给所述存储器。

3.根据权利要求1或2所述的加速器，其特征在于，所述逻辑电路响应于接收到第一写命令所指示的第一L2P表条目的数据，缓存所述第一L2P表条目的数据中提取出第一有效数据，响应于接收到第二写命令所指示的第二L2P表条目的数据，缓存所述第二L2P表条目的数据中提取出第二有效数据；若所述第一L2P表条目与所述第二L2P表条目在所述L2P表中相邻，则将所述第一有效数据和所述第二有效数据拼接得到拼接后的数据；

响应于得到一份拼接后的数据，所述拼接后的数据字节对齐，且所述拼接后的数据中第一比特位于其对应的存储单元的起始位置，根据所述拼接后的数据与所述协议信息生成第四数据，根据所述第一有效数据所对应的存储器地址将所述第四数据发送给所述存储器。

4.根据权利要求3所述的加速器，其特征在于，响应于得到一份拼接后的数据，所述拼接后的数据非字节对齐或所述拼接后的数据中第一比特不位于其对应的存储单元的起始位置，且所述第一有效数据与所述第二有效数据所对应的存储器地址相同，所述读通道根据所述第一有效数据或所述第二有效数据所对应的存储器地址生成第一读命令；

所述逻辑电路响应于接收到来自所述存储器基于第一读命令所反馈的第一响应数据，将所述拼接后的数据与所述第一响应数据中部分数据组合得到第一数据；根据缓存中所存储的协议信息以及所述第一数据生成第二数据，将所述第二数据发送给所述存储器。

5.根据权利要求3所述的加速器，其特征在于，响应于得到第一拼接后的数据和第二拼接后的数据两份拼接后的数据，所述第一拼接后的数据和第二拼接后的数据均非字节对齐，所述读通道根据所述第一有效数据和所述第二有效数据所对应的存储器地址生成第二读命令和第三读命令；

所述逻辑电路响应于接收到来自所述存储器基于第二读命令所反馈的第二响应数据，将所述第一拼接后的数据与所述第二响应数据中部分数据组合得到第七数据；以及响应于接收到来自所述存储器基于第三读命令所反馈的第三响应数据，将所述第二拼接后的数据与所述第三响应数据中部分数据组合得到第八数据；根据所述协议信息以及所述第七数据生成第九数据以及根据所述协议信息以及所述第八数据生成第十数据，将所述第九数据和所述第十数据发送给所述存储器。