[发明专利]存储器设备中的错误校正码缓冲器缩小

说明书

一种存储器系统，包括存储器设备和存储器控制器。存储器设备包括多个存储器单元。存储器控制器包括错误校正码(ECC)电路。ECC电路被配置为确定第一写入数据的不全为零的数据行，并将所确定的数据行与对应的行索引一起存储在缓冲器的缓冲行中。存储器控制器被配置为将基于缓冲器的第二数据写入存储器设备。

技术领域

本发明构思的示例性实施例涉及存储器中缓冲器的使用，更具体地，涉及使用缓冲器对要与非易失性存储器交换的数据执行错误检查和校正。

背景技术

非易失性存储器是一种即使在断电后也能保留所存储的信息的计算机存储器。闪速存储器是非易失性存储器的示例。非易失性存储器系统通常包括存储器控制器和非易失性存储器(NVM)。

存储器控制器可以包括错误校正码(ECC)电路以校正将要写入NVM的数据或校正从NVM读取的数据。ECC电路可以使用缓冲器临时存储在错误检查和校正期间产生的数据和任何其他信息。然而，当缓冲器的尺寸较大时，存储器控制器占用大量空间。此外，当缓冲器的尺寸太小时，执行错误检查和校正可能花费较长时间。因此，需要缩小缓冲器的尺寸而不增加执行错误检查和校正所需的时间量。

发明内容

根据本发明构思的示例性实施例，提供了一种存储器系统。该存储器系统包括存储器设备和存储器控制器。存储器控制器包括错误校正码(ECC)电路。ECC电路被配置为确定第一写入数据的不全为零的数据行，并将所确定的数据行与对应的行索引一起存储在缓冲器的缓冲行中。存储器控制器被配置为将基于缓冲器的第二数据写入存储器设备。

根据本发明构思的示例性实施例，提供了一种用于将数据编程到存储器系统的由计算机实现的方法。该方法包括：存储器控制器接收包括第一写入数据的写入请求；ECC电路确定第一写入数据的不全为零的数据行；ECC电路在第一写入数据内产生包括所确定的数据行和对应的行索引的压缩数据；以及存储器控制器将基于压缩数据的第二写入数据写入存储器设备。

根据本发明构思的示例性实施例，提供了一种用于从存储器系统读取数据的由计算机实现的方法。该方法包括：存储器控制器从主机设备接收包括读取地址的读取请求；存储器控制器基于读取地址从存储器系统的存储器读取第一读取数据；错误校正码(ECC)电路基于第一读取数据对压缩数据进行解压缩以产生第二读取数据；以及存储器控制器将第二读取数据输出到主机设备。压缩数据包括多个行，其中每一行包括数据和不同的所存储的行索引。

附图说明

通过参照附图详细描述本发明构思的示例性实施例，本发明构思的以上和其他特征将变得更加明显，附图中：

图1是示出根据本发明构思的示例性实施例的包括存储器系统的数据处理系统的实施方式的框图。

图2是根据本发明构思的示例性实施例的图1的非易失性存储器设备的详细框图。

图3是示出根据本发明构思的示例性实施例的图1的存储器系统的框图。

图4是根据本发明构思的示例性实施例的图2的存储器单元阵列的框图。

图5是根据本发明构思的示例性实施例的图4的存储器单元阵列的存储器块的电路图。

图6A和图6B示出了根据本发明构思的示例性实施例的ECC电路。

图7A示出了根据本发明构思的示例性实施例的用于压缩和解压缩数据的示例性伪代码。

图7B示出了根据本发明构思的示例性实施例的使用图7A的压缩对数据进行编程的方法。

图7C示出了根据图7A的压缩而被压缩的示例性数据。

图7D示出了根据本发明构思的示例性实施例的使用图7A的解压缩来读取数据的方法。

图8A示出了根据本发明构思的示例性实施例的用于压缩数据的示例性伪代码。