[发明专利]一种低功耗MCU架构

权利要求书

1.一种低功耗MCU架构,其特征在于，包括有时钟模块和与N个不同时钟域一一对应的N个电路模块，其中，所述时钟模块具有N个时钟信号输出端，并使所述N个时钟信号输出端分别一一对应地电连接所述N个电路模块的时钟信号输入端，N表示大于或等于2的正整数；

所述时钟模块用于生成具有相同周期的且与所述N个时钟信号输出端一一对应的N个时钟脉冲信号，其中，所述N个时钟脉冲信号中任意两个时钟脉冲信号的高电平时段相互不交叠;

所述时钟模块包括有时钟信号发生单元、主路延时单元、与门单元和M个分路延时单元，其中，所述时钟信号发生单元用于产生周期为T的原始时钟信号，M=N-1；

所述主路延时单元的信号输入端电连接所述时钟信号发生单元的信号输出端，所述主路延时单元的延迟时长配置为，其中，表示大于脉冲信号上升时间的且小于的预设间隔时长，k表示大于2的正整数；

所述与门单元的第一信号输入端电连接所述时钟信号发生单元的信号输出端，所述与门单元的第二信号输入端电连接所述主路延时单元的信号输出端，所述与门单元的信号输出端电连接所述N个时钟信号输出端中的首个时钟信号输出端；

所述M个分路延时单元中各个分路延时单元的信号输入端分别电连接所述与门单元的信号输出端，所述各个分路延时单元的信号输出端分别一一对应的电连接所述N个时钟信号输出端中剩余的各个时钟信号输出端，其中，所述M个分路延时单元中第m个分路延时单元的延迟时长配置为，m表示大于零且小于N的正整数;

所述主路延时单元包括有倍频电路、周期延时电路和延时线，其中，所述倍频电路的倍频次数配置为N，所述延时线的延迟时长配置为；

所述周期延时电路用于对输入数字信号进行信号延迟处理，输出延迟单周期的新数字信号，其中，所述单周期是指输入时钟信号的一个周期；

所述倍频电路的信号输入端和所述周期延时电路的数字信号输入端分别电连接所述主路延时单元的信号输入端，所述倍频电路的信号输出端电连接所述周期延时电路的时钟信号输入端，所述周期延时电路的数字信号输出端电连接所述延时线的一端，所述延时线的另一端电连接所述主路延时单元的信号输出端;

所述周期延时电路包括有第二反相器（INV2）、第三反相器（INV3）、第一场效应管（FET1）、第二场效应管（FET2）、第三场效应管（FET3）、第四场效应管（FET4）、第五场效应管（FET5）、第六场效应管（FET6）、第七场效应管（FET7）、第八场效应管（FET8）、第九场效应管（FET9）、第十场效应管（FET10）、第十一场效应管（FET11）、第十二场效应管（FET12）、第十三场效应管（FET13）、第十四场效应管（FET14）、第十五场效应管（FET15）、第十六场效应管（FET16）、第十七场效应管（FET17）、第十八场效应管（FET18）、第十九场效应管（FET19）和第二十场效应管（FET20）；

所述第二反相器（INV2）的信号输入端、所述第九场效应管（FET9）的栅极和所述第十九场效应管（FET19）的栅极分别电连接所述周期延时电路的时钟信号输入端，所述第二反相器（INV2）的信号输出端分别电连接所述第十场效应管（FET10）的栅极和所述第二十场效应管（FET20）的栅极；

所述第三反相器（INV3）的信号输入端、所述第四场效应管（FET4）的栅极和所述第八场效应管（FET8）的栅极分别电连接所述周期延时电路的数字信号输入端，所述第三反相器（INV3）的信号输出端分别电连接所述第三场效应管（FET3）的栅极和所述第七场效应管（FET7）的栅极；

所述第一场效应管（FET1）的源极、所述第二场效应管（FET2）的源极和所述第十场效应管（FET10）的源极分别电连接直流电源（VDD），所述第一场效应管（FET1）的漏极、所述第二场效应管（FET2）的栅极、所述第三场效应管（FET3）的漏极、所述第五场效应管（FET5）的漏极、所述第六场效应管（FET6）的栅极、所述第七场效应管（FET7）的漏极和所述第十四场效应管（FET14）的栅极分别电连接所述第十八场效应管（FET18）的栅极，所述第一场效应管（FET1）的栅极、所述第二场效应管（FET2）的漏极、所述第四场效应管（FET4）的漏极、所述第五场效应管（FET5）的栅极、所述第六场效应管（FET6）的漏极、所述第八场效应管（FET8）的漏极和所述第十三场效应管（FET13）的栅极分别电连接所述第十七场效应管（FET17）的栅极，所述第三场效应管（FET3）的源极和所述第四场效应管（FET4）的源极分别电连接所述第九场效应管（FET9）的漏极，所述第七场效应管（FET7）的源极和所述第八场效应管（FET8）的源极分别电连接所述第十场效应管（FET10）的漏极，所述第五场效应管（FET5）的源极、所述第六场效应管（FET6）的源极和所述第九场效应管（FET9）的源极分别接地；

所述第十一场效应管（FET11）的源极、所述第十二场效应管（FET12）的源极和所述第二十场效应管（FET20）的源极分别电连接所述直流电源（VDD），所述第十一场效应管（FET11）的漏极、所述第十二场效应管（FET12）的栅极、所述第十三场效应管（FET13）的漏极、所述第十五场效应管（FET15）的漏极、所述第十六场效应管（FET16）的栅极和所述第十七场效应管（FET17）的漏极分别电连接所述周期延时电路的数字信号输出端，所述第十一场效应管（FET11）的栅极、所述第十二场效应管（FET12）的漏极、所述第十四场效应管（FET14）的漏极、所述第十五场效应管（FET15）的栅极和所述第十六场效应管（FET16）的漏极分别电连接所述第十八场效应管（FET18）的漏极，所述第十三场效应管（FET13）的源极和所述第十四场效应管（FET14）的源极分别电连接所述第十九场效应管（FET19）的漏极，所述第十七场效应管（FET17）的源极和所述第十八场效应管（FET18）的源极分别电连接所述第二十场效应管（FET20）的漏极，所述第十五场效应管（FET15）的源极、所述第十六场效应管（FET16）的源极和所述第十九场效应管（FET19）的源极分别接地。