[发明专利]一种基于FPGA的HDLC协议实现方法与系统

说明书

本发明公开了一种基于FPGA的HDLC协议实现方法与系统，当FPGA检测到启动接收指令时，开始接收帧数据并对接收的帧数据进行串并行转换，输出接收状态标志信息，将串并转换完成后的帧数据写入接收双口RAM，处理器根据接收状态标志信息读取接收双口RAM中的数据；当FPGA检测到启动发送指令时，发送帧头信息，从发送双口RAM中读取帧数据，对发送的帧数据进行CRC校验，同时进行并串行转换，以串行方式发送帧数据和CRC校验值，最后发送帧尾信息，并输出发送状态标志信息给发送状态寄存器；该方法在FPGA上实现HDLC收发控制功能，功能上能够完全替代国产HDLC协议芯片，很大程度地减小了PCB尺寸，能够满足惯性测量系统单板电路小型化设计的需求，节约了硬件成本。

技术领域

本发明属于数据通信技术领域，尤其涉及一种基于FPGA的HDLC协议实现方法与系统。

背景技术

HDLC(High-Level Data Link Control，高级数据链路控制)协议，是一种在同步网上传输数据、面向比特的数据链路层协议。该协议不依赖于任何一种字符编码集，数据报文可以透明传输，用于实现透明传输的“0比特插入法”易于硬件实现；所有帧均采用CRC校验，对信息帧进行编号，可防止漏收或重发，传输可靠性较高。

随着惯性测量系统高度集成化以及小型化的发展趋势，对惯性测量系统中各单板电路尺寸提出了更高的要求。国产化的HDLC协议芯片采用陶瓷针栅阵列封装，尺寸较大，不仅在电路PCB顶层占据较大空间，而且还影响PCB底层的布局布线，难以满足单板电路小型化的设计需求。

当前，在惯性测量系统中，涉及HDLC通讯的主控芯片主要为FPGA和DSP。采用DSP实现HDLC通讯协议执行速度慢，程序运行占用处理器资源较多，同时还影响内部的时序设计。

发明内容

本发明的目的在于提供一种基于FPGA的HDLC协议实现方法与系统，以解决国产化HDLC协议芯片封装尺寸较大，不能满足单板电路小型化设计需求的问题，以及采用DSP实现HDLC协议速度慢、占用资源多、影响内部时序设计的问题。

本发明是通过如下的技术方案来解决上述技术问题的：一种基于FPGA的HDLC协议实现方法，在所述FPGA上实现HDLC收发控制功能，所述HDLC收发控制包括接收控制和发送控制；所述接收控制包括以下步骤：

步骤S11：FPGA接收外部输入的HDLC同步时钟信号、HDLC同步数据信号，并在系统时钟下对所述HDLC同步时钟信号和HDLC同步数据信号进行同步处理；

步骤S12：FPGA接收处理器发送的启动接收指令和地址信息；

步骤S13：当FPGA检测到所述启动接收指令时，开始接收帧数据并对接收的帧数据进行CRC校验和串并行转换，将串并转换完成后的帧数据写入接收双口RAM，输出接收状态标志信息；

步骤S14：当完成帧数据的接收时，FPGA向所述处理器反馈所述接收状态标志信息，处理器根据所述接收状态标志信息读取接收双口RAM中的数据；

所述发送控制包括以下步骤：

步骤S21：处理器将要发送的帧数据写入发送双口RAM；

步骤S22：FPGA接收处理器发送的启动发送指令、数据长度信息、传输速率信息以及帧头帧尾信息，并根据所述传输速率信息产生HDLC同步发送时钟信号；

步骤S23：当FPGA检测到所述启动发送指令时，发送帧头信息；

步骤S24：当所述帧头信息发送完成后，从发送双口RAM中读取帧数据，对发送的帧数据进行CRC校验，同时进行并串行转换，以串行方式发送帧数据和CRC校验值；

步骤S25：当完成所有帧数据和CRC校验值的发送时，发送帧尾信息，并输出发送状态标志信息给发送状态寄存器；