[发明专利]用于细粒度可编程门架构的减少引脚数的数字信号处理块

说明书

本公开涉及用于细粒度可编程门架构的减少引脚数的数字信号处理块。数字信号处理块具有第一输入端口、第二输入端口、第三输入端口、级联输入端口和输出端口。DSP块可以具有级联输出端口。DSP块可以具有多路复用器，该多路复用器将从第一输入端口、第二输入端口和第三输入端口的级联输入选择性地输出到级联输出端口。DSP块可以通过级联路径连接到另一DSP块。DSP块可以具有可变移位器。DSP块可以具有全宽度加法器和减小宽度输入端口。

相关申请的交叉引用

本申请要求于2021年3月30日提交的名称为“用于细粒度可编程门架构的减少引脚数的数字信号处理块(DIGITAL SIGNAL PROCESSING BLOCK WITH REDUCED PIN COUNTFOR FINE-GRAIN PROGRAMMABLE GATE ARCHITECTURE)”的美国临时申请第63/168,009号的优先权，该申请通过引用并入本文。

技术领域

本文公开的实施例涉及可编程门架构的领域；更具体地，本文公开的实施例涉及可编程门架构中的数字信号处理块。

背景技术

现代的现场可编程门阵列(FPGA)结构架构包括可编程逻辑、可编程路由和宏块，如存储器块、数字信号处理(DSP)块、锁相环(PLL)等。DSP块通常提供了数学函数，否则这些数学函数以可编程逻辑低效地实施，可编程逻辑例如是整数乘法和加法，偶尔还是这些函数的浮点版本。

通常，对于DSP块，有大约3到4个输入集，用作子块，如预加法器、乘法器和主加法器，的输入。对于主加法器，通常一个输入来自乘法器，第二输入直接来自输入引脚。该第二输入通常与加法器具有相同的宽度。乘法器中使用的输入通常具有大约17位到26位的宽度，加法器的输入通常为36位或48位，或者在二合一封装架构中高达64位。

在经典的岛式可编程门架构上，DSP通过连接块和开关块连接到路由结构，因此DSP的引脚数更多地取决于连接块而不是逻辑元件。对于没有专用开关块并且输出多路复用(也称为复用)内置于每个单独逻辑元件中的细粒度可编程架构，情况并非如此。在此种架构中，每个宏块的逻辑元件的行数决定了每个宏块的最大支持引脚数。在经典架构和细粒度架构的两种情况下，DSP块中较高的引脚数转换成DSP块周围的更重的路由拥塞压力，尤其是对于使用大量DSP的用户设计。

正是在这种环境中，本公开实施例呈现了技术问题的技术解决方案。

发明内容

本文描述了DSP块的各种实施例。在一个实施例中，具有DSP块的FPGA具有可通过级联(cascade)路径连接的DSP块。在一个实施例中，DSP块可以被合成以在FPGA中制造。各种实施例具有全宽度加法器和减小宽度输入端口。一个实施例具有可变移位器。

一个实施例是用于现场可编程门阵列的数字信号处理(DSP)块。DSP块具有第一输入端口、第二输入端口、第三输入端口、级联输入端口和输出端口。输出端口输出DSP块的运算结果。乘法器接收来自第一输入端口的输入和第二输入端口的输入。第一符号扩展块接收乘法器的输出作为输入。第二符号扩展块接收来自第三输入端口的输入。第一多路复用器从第一符号扩展块的输出和第二符号扩展块的输出中选择输出。第二多路复用器从第二符号扩展块的输出、加法器的锁存输出、零值、一值、第一符号扩展块的输出、级联输入端口和具有移位的级联输入中选择输出。加法器接收第一多路复用器的输出和第二多路复用器的输出作为输入。第一锁存器锁存加法器的输出。

一个实施例是有形的非暂时性计算机可读介质。介质具有指令，该指令在由处理器执行时，使得处理器执行如下方法。该方法包括将用于制造现场可编程门阵列(FPGA)的电路进行合成。FPGA包括DSP块，该DSP块具有第一输入端口、第二输入端口、第三输入端口、级联输入端口和输出端口。该方法还包括在DSP块中合成乘法器、第一符号扩展块、第二符号扩展块、第一多路复用器、第二多路复用器、加法器和第一锁存器。