[发明专利]用于细粒度可编程门架构的减少引脚数的数字信号处理块

权利要求书

1.一种数字信号处理块即DSP块，用于现场可编程门阵列即FPGA，所述DSP块包括：

第一输入端口；

第二输入端口；

第三输入端口；

级联输入端口；

输出端口，输出所述DSP块的运算结果；

乘法器，接收来自所述第一输入端口的输入和所述第二输入端口的输入；

第一符号扩展块，在第一减小宽度路径上接收所述乘法器的输出作为输入并且将所述第一减小宽度路径连接到第一全宽度路径；

第二符号扩展块，在第二减小宽度路径上接收来自所述第三输入端口的输入并将所述第二减小宽度路径连接到第二全宽度路径；

第一多路复用器，从第一输入组中选择输出，所述第一输入组包括所述第一全宽度路径和所述第二全宽度路径；

第二多路复用器，从第二输入组中选择输出，所述第二输入组包括所述第二全宽度路径、加法器的锁存输出、零值、一值、所述第一全宽度路径、来自所述级联输入端口的级联输入、以及具有移位的所述级联输入；

所述加法器，接收所述第一多路复用器的输出和所述第二多路复用器的输出作为输入；以及

第一锁存器，锁存所述加法器的输出，至少用于所述第二多路复用器的输入。

2.根据权利要求1所述的DSP块，其中：

减小宽度是相对于全宽度，所述减小宽度和所述全宽度均与位宽度有关；

所述加法器具有所述全宽度；

所述第一输入端口、所述第二输入端口和所述第三输入端口均具有所述减小宽度；以及

所述乘法器被匹配到所述第一输入端口和所述第二输入端口中的每一个的所述减小宽度，并且被匹配到联接所述乘法器与所述第一符号扩展块的所述第一减小宽度路径。

3.根据权利要求1所述的DSP块，还包括：

级联输出端口；以及

第三多路复用器，接收来自所述第一输入端口、所述第二输入端口和所述第三输入端口的输入，并选择性地将来自所述第一输入端口的输入、来自所述第二输入端口的输入和来自所述第三输入端口的输入的级联输出到所述级联输出端口。

4.根据权利要求3所述的DSP块，其中：

所述级联输出端口提供全宽度输出，用于通过级联路径连接到另一DSP块的输入。

5.根据权利要求1所述的DSP块，其中：

所述级联输入端口包括全宽度输入，用于通过级联路径连接另一DSP块的输出。

6.根据权利要求1所述的DSP块，还包括：

第二锁存器，用于锁存来自所述第三输入端口的移位参数；以及

可变移位器，根据来自所述第二锁存器的所述移位参数，将来自所述第一锁存器的所述加法器的所述锁存输出移位可变数量的位，并将结果输出提供给所述输出端口。

7.根据权利要求6所述的DSP块，其中：

所述第三输入端口用作至所述加法器的路径和至所述可变移位器的路径的公共输入。

8.根据权利要求6所述的DSP块，其中，所述可变移位器包括：

矩阵，所述矩阵联接到所述第一锁存器的输出；以及

第四多路复用器，联接到所述矩阵以根据所述移位参数选择矩阵输出位的子集，以用于所述可变移位器的输出。