[发明专利]逐次逼近型模数转换器

说明书

本发明提供一种逐次逼近型模数转换器，包括DAC电路、比较电路及SAR逻辑电路；DAC电路包括结构相同的第一、第二DAC模块，包括高、中、低及并列低权重位段，用于对输入电压进行采样和转换，并在转换阶段，依次执行高权重位段的转换、中权重位段的转换、低权重位段的转换、低权重位段的复位及并列低权重位段的转换；比较电路用于对各权重位段输出的电压进行比较；SAR逻辑电路用于根据比较结果产生相应控制信号，及获取各权重位段的转换结果，并对低权重位段和并列低权重位段的转换结果进行互相校验，以得到低权重位的最终转换结果。通过本发明提供的逐次逼近型模数转换器，解决了现有技术中优化比较器的比较精度难度大的问题。

技术领域

本发明涉及集成电路设计领域，特别是涉及一种逐次逼近型模数转换器。

背景技术

高精度逐次逼近（Successive Approximation，SAR）ADC是一种非常常用的ADC，近些年来，由于SAR ADC应用的不断推广，研究的逐渐深入，其精度和速度不断取得突破。

通用的SAR ADC主体架构分为三部分，分别是DAC、比较器、SAR逻辑；其中，SAR ADC中的核心架构DAC的实现主要分为电容式和电阻式，一般在高精度SAR ADC中会选用电容式DAC或者电容和电阻组合式DAC，精度大于12bit以上的通常会使用全电容式DAC，且将电容矩阵设计为分段式电容阵列以压缩电容的面积，12bit左右一般会分两段，即高权重位段和低权重位段，14bit~18bit一般会分三段，即高权重位段、中权重位段和低权重位段，每段之间以桥接电容为分界点。比较器为了实现高速高精度的性能，一般会使用预防大器和重建立锁存器结构，而且预防大器会使用多级放大以识别微弱信号。

随着应用的不断推广，部分应用对SAR ADC的精度和速度要求也越来越苛刻，SARADC的设计也面临着诸多挑战。在以上介绍的三个部分中，高速高精度比较器是设计高速高精度SAR ADC的核心之一，高精度意味着比较器要识别的信号非常小，高速也就是比较器的比较时间要非常短，而实现高增益的预放大器带宽必然会下降，特别是在低权重位的比较过程中，等效到比较器输入端的信号都非常微弱，并且比较器容易出现亚稳态，这样在设计中，必须着重优化比较器的设计，权衡各项指标，提高比较精度，这使得设计难度大大提高。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种逐次逼近型模数转换器，用于解决现有技术中优化比较器的比较精度难度大的问题。

为实现上述目的及其他相关目的，本发明提供一种逐次逼近型模数转换器，所述逐次逼近型模数转换器包括：DAC电路、比较电路及SAR逻辑电路；

所述DAC电路包括第一DAC模块及第二DAC模块，二者结构相同，均包括高权重位段、中权重位段、低权重位段及并列低权重位段，用于对输入电压进行采样和转换，并在转换阶段，依次执行高权重位段的转换、中权重位段的转换、低权重位段的转换、低权重位段的复位及并列低权重位段的转换；

所述比较电路连接所述第一DAC模块及所述第二DAC模块的高权重位段，用于对各权重位段输出的电压进行比较；

所述SAR逻辑电路连接于所述比较电路和所述DAC电路之间，用于根据所述比较电路输出的比较结果产生相应控制信号，及获取各权重位段的转换结果，并对低权重位段和并列低权重位段的转换结果进行互相校验，以得到低权重位的最终转换结果。

可选地，所述高权重位段、所述中权重位段及所述低权重位段均为电容型结构，所述并列低权重位段为电容型结构或电阻型结构；其中，所述高权重位段与所述中权重位段之间通过一桥接电容连接，所述中权重位段与所述低权重位段和所述并列低权重位段之间通过一个桥接电容及两个桥接开关连接，所述高权重位段的输出端通过一开关连接共模电压，所述低权重位段的输出端通过一电容接参考地。