[发明专利]一种基于sram存内计算阵列的计算系统及方法

说明书

本发明涉及一种基于sram存内计算阵列的计算系统及方法。该系统中数据地址生成器与sram存内计算阵列连接；数据地址生成器根据被乘数输出对应booth编码操作的地址；sram存内计算阵列用于根据地址写入的被乘数确定部分积；sram存内计算阵列的每一列对应连接一个电容；每一组均依次与一MUX器件和一模数转换器连接；MUX器件将每一组内设定数目个电容的设定数目路结果合成一路结果；模数转换器将一路结果进行模数转换；拼接乘模块与多个模数转换器连接；拼接乘模块将多个模数转换后的一路结果进行拼接乘，确定计算结果。本发明能够降低编码操作产生的功耗以及延时。

技术领域

本发明涉及sram存内计算阵列领域，特别是涉及一种基于sram存内计算阵列的计算系统及方法。

背景技术

卷积神经网络作为第二代神经网络，目前在人脸识别，语音识别等领域被得到广泛的应用。Booth编码是一种乘法运算的编码方式，而由于卷积神经网络中往往会多次重复使用同样的乘数，造成多次的编码运算产生不必要的延迟和功耗；传统的乘法器在进行一次运算需要较长的延时，并且在数据传输过程中会消耗更多的能量。

因此，亟需一种降低编码操作产生的功耗以及延时的计算系统或方法。

发明内容

本发明的目的是提供一种基于sram存内计算阵列的计算系统及方法，能够降低编码操作产生的功耗以及延时。

为实现上述目的，本发明提供了如下方案：

一种基于sram存内计算阵列的计算系统，包括：数据地址生成器、sram存内计算阵列、拼接乘模块、多个电容、多个MUX器件以及多个模数转换器；

所述数据地址生成器与sram存内计算阵列连接；所述数据地址生成器用于根据被乘数输出对应booth编码操作的地址；所述sram存内计算阵列用于根据地址写入的被乘数确定部分积；

所述sram存内计算阵列的每一列对应连接一个电容；以设定数目的列为一组；每一组均依次与一所述MUX器件和一所述模数转换器连接；

所述MUX器件用于将每一组内设定数目个电容的设定数目路结果合成一路结果；

所述模数转换器用于将一路结果进行模数转换；

所述拼接乘模块分别与多个模数转换器连接；

所述拼接乘模块用于将多个模数转换后的一路结果进行拼接乘，确定计算结果。

可选地，所述电容的个数为16个。

可选地，所述MUX器件和所述模数转换器的个数均为4个。

可选地，所述设定数目为4。

一种基于sram存内计算阵列的计算方法，应用于所述的一种基于sram存内计算阵列的计算系统，所述计算方法包括：

利用数据地址生成器，生成被乘数的地址；同时根据被乘数确定对应的补码；

根据被乘数的地址将所述被乘数和对应的补码写入sram存内计算阵列；

对写入后的sram存内计算阵列中每一列进行求和，确定计算结果。

可选地，所述根据被乘数的地址将所述被乘数和对应的补码写入sram存内计算阵列，具体包括：

所述sram存内计算阵列根据所述被乘数和对应的补码确定部分积。

可选地，所述对写入后的sram存内计算阵列中每一列进行求和，确定计算结果，具体包括：

以每4列为一组，分别确定每一组的求和结果；

将所有组的求和结果进行拼接乘，确定计算结果。