[发明专利]处理注入到分层集成电路设计中的虚拟分区单元的系统和方法

说明书

本文所描述的方面涉及对将在半导体裸片上被制造的集成电路的设计的物理验证。一个示例方法涉及将虚拟分区单元插入到集成电路(54)的设计的布局的母单元中。母单元的子单元具有与虚拟分区单元重叠的第一部分和在虚拟分区单元(54‑1)之外的第二部分。该方法还包括由一个或多个处理器创建具有子单元和从母单元下降的虚拟分区单元的单元分层结构，其中子单元在单元(54‑2)的分层结构中具有多个实例，以及基于该分层结构(56)对母单元执行设计规则检查运行集。

技术领域

本公开总体上涉及物理验证系统。具体地，本公开涉及处理注入到分层集成电路设计中的虚拟分区单元的系统和方法。

背景技术

物理验证通常是通过电子设计自动化(EDA)软件工具来验证集成电路布局(IC布局)设计以确保正确的电气和逻辑功能以及可制造性的过程。物理验证涉及设计规则检查(DRC)、布局与原理图(LVS)、天线检查以及电气规则检查(ERC)。

产生IC布局的设计步骤是物理设计。为了管理超大规模集成(VLSI)电路的复杂性，已经实现了物理设计的分层方法。除了标准单元的放置之外，分层物理设计通常还基于逻辑和物理分层将设计分解成块。块本质上是其中放置有子单元的大单元。分层验证工具可以利用设计中的分层来有效地处理设计。模型数据可以表示用于实现与每个单元相关联的电路的布局几何。在分层验证中，模型数据可以表示用于分层结构中每个单元的未解决的几何数据，并且可以被发送到单元的母单元以进行解析。如果某些DRC运行命令涉及与针对该单元不可用的其它几何数据的比较，则几何数据可能在一个子单元中无法被解决。因此，可以将未解决的几何数据发送到母单元以进行解析。在至少一些分层验证中，以这种分层方式自底向上处理设计中的所有单元。

然而，设计中的设计分层可能不足以满足设计者所期望的越来越大的设计和快速周转时间(TAT)。用于较大设计的计算机资源已经通过用于快速TAT的线程化和分布式处理而增长到成百上千个中央处理单元(CPU)。物理验证工具可以将虚拟单元注入到IC布局中的分区大单元以用于附加的分层结构，以降低存储器占用量并且改善具有线程化和分布式处理的可缩放性，从而可能实现更快的TAT。

发明内容

本公开一般涉及物理验证系统。具体地，本公开涉及处理注入到分层集成电路设计中的虚拟分区单元的系统和方法。

一种示例方法包括：将虚拟分区单元插入到集成电路的设计的布局的母单元中，其中母单元的子单元具有与虚拟分区单元重叠的第一部分和在虚拟分区单元之外的第二部分；由一个或多个处理器创建单元分层结构，单元分层结构具有子单元和从母单元下降的虚拟分区单元，其中子单元在单元分层结构中具有多个实例；以及基于分层结构在母单元上执行设计规则检查运行集。

一个示例装置包括存储器和耦合到该存储器的一个或多个处理器。存储器和一个或多个处理器可以被配置为：在集成电路设计的布局的母单元中插入虚拟分区单元，其中母单元的子单元具有与虚拟分区单元重叠的第一部分和在虚拟分区单元之外的第二部分；创建具有子单元和从母单元下降的虚拟分区单元的单元分层结构，其中子单元在单元分层结构中具有多个实例；以及基于分层结构在母单元上执行设计规则检查运行集。

一个方面包括非瞬态计算机可读介质，该非瞬态计算机可读介质上存储有使设备进行以下操作的指令：在集成电路设计的布局的母单元中插入虚拟分区单元，母单元的子单元具有与虚拟分区单元重叠的第一部分和在虚拟分区单元之外的第二部分；创建具有子单元和从母单元下降的虚拟分区单元的单元分层结构，其中子单元在单元分层结构中具有多个实例；以及基于分层结构在母单元上执行设计规则检查运行集。

附图说明

从以下给出的详细描述和从本文描述的示例的附图将更全面地理解本公开。附图用于提供对本文所描述的示例的了解和理解，并且不将本发明的范围限于这些特定示例。此外，附图不必按比例绘制。

图1是根据本公开的示例实施例的用于物理验证分析的方法的流程图。