[实用新型]总线发送器电路及具有其的总线驱动器

权利要求书

1.一种总线发送器电路，其特征在于，包括：数据发送端、上级输出端、下级输出端、上级驱动电路、下级驱动电路、延时电路、第一驱动器和第二驱动器，所述上级驱动电路连接所述上级输出端，所述下级驱动电路连接所述下级输出端，所述延时电路一端连接所述数据发送端，另一端分别通过所述第一驱动器和所述第二驱动器连接至所述上级驱动电路和所述下级驱动电路；

所述第一驱动器和所述第二驱动器配置为：控制所述上级驱动电路和所述下级驱动电路同步驱动。

2.根据权利要求1所述的总线发送器电路，其特征在于，所述上级驱动电路包括并联设置的多个上级驱动单元，所述延时电路包括串联设置的多个延时单元，单个所述延时单元设置于相邻两个所述上级驱动单元之间，多个所述上级驱动单元被配置为自所述数据发送端至所述上级输出端依次导通；所述下级驱动电路包括并联设置且与多个所述上级驱动单元分别对应的多个下级驱动单元。

3.根据权利要求2所述的总线发送器电路，其特征在于，多个所述上级驱动单元分别连接至第一偏置电压，多个所述下级驱动单元分别连接第二偏置电压，所述第一偏置电压和所述第二偏置电压配置为：使相互对应的上级驱动单元和下级驱动单元形成电流镜。

4.根据权利要求3所述的总线发送器电路，其特征在于，所述上级驱动单元包括高压P型晶体管和低压P型晶体管，所述低压P型晶体管的源极连接供电电压、栅极连接第一偏置电压且漏极连接所述高压P型晶体管的源极，所述高压P型晶体管的栅极连接所述第一驱动器且漏极连接所述上级输出端。

5.根据权利要求4所述的总线发送器电路，其特征在于，所述下级驱动单元包括高压N型晶体管和低压N型晶体管，所述低压N型晶体管的源极接地、栅极连接第二偏置电压且漏极连接所述高压N型晶体管的源极，所述高压N型晶体管的栅极连接所述第二驱动器且漏极连接所述下级输出端。

6.根据权利要求5所述的总线发送器电路，其特征在于，所述第一驱动器的驱动能力强于所述第二驱动器的驱动能力。

7.根据权利要求5所述的总线发送器电路，其特征在于，所述总线发送器电路还包括共模控制电路，所述共模控制电路包括电流源、镜像P型晶体管和镜像N型晶体管，所述镜像P型晶体管的栅极连接所述低压P型晶体管的栅极和所述镜像P型晶体管的漏极、源极连接所述供电电压且漏极连接所述电流源，所述镜像N型晶体管的栅极连接所述低压N型晶体管的栅极和所述镜像N型晶体管的漏极、源极接地且漏极连接所述电流源。

8.根据权利要求2所述的总线发送器电路，其特征在于，所述上级驱动电路包括第一上级驱动单元和第二上级驱动单元，所述延时电路包括第一延时单元和第二延时单元，所述第一上级驱动单元通过所述第一驱动器连接所述第一延时单元的输入端，所述第二上级驱动单元通过所述第一驱动器连接所述第一延时单元的输出端，所述第一延时单元的输出端连接所述第二延时单元的输入端。

9.根据权利要求2所述的总线发送器电路，其特征在于，所述延时单元配置为RC延时模块或D触发器。

10.一种总线驱动器，其特征在于，包括总线控制器、总线发送器和总线接收器，所述总线发送器包括权利要求1-9任一项所述的总线发送器电路。