[实用新型]一种基于锂电池和模块电源的继电保护测试仪

权利要求书

1.一种基于锂电池和模块电源的继电保护测试仪，包括锂电池（1）、MCU微控制器（2）、DAC（3）、电流功放电源（4）、电压功放电源（5）、三路电流功放（6）、三路电压功放（7）、工作电源（8）、液晶屏（9）、两对开入（10）、一对开出（11）；其特征在于：所述锂电池（1）分别与电流功放电源（4）、电压功放电源（5）、工作电源（8）连接，所述电流功放电源（4）与三路电流功放（6）连接，所述电压功放电源（5）与三路电压功放（7）连接，所述工作电源（8）与MCU微控制器（2）连接，所述MCU微控制器（2）分别连接两对开入（10）、一对开出（11）、DAC（3）、液晶屏（9），所述DAC（3）分别与三路电流功放（6）、三路电压功放（7）连接；其中，所述锂电池（1）具体用于为继电保护测试仪供电；电流功放电源（4）用于给三路电流功放（6）供电；电压功放电源（5）用于给三路电压功放（7）供电。

2.根据权利要求1中所述的一种基于锂电池和模块电源的继电保护测试仪，其特征在于：所述电流功放电源（4）包括芯片1（MKD1）、芯片2（MKD2）、电阻1（R1）、电阻2（R2）、芯片3（U1）、二极管1（D0）、二极管2（D1）、二极管3（D2）、电容1（C1）、电容2（C2）、电容3（C3）、电容4（C4）、电容5（E1）、电容6（E2）、电容7（E3），其中：芯片1（MKD1）的引脚1与芯片3（U1）的引脚3连接，芯片1（MKD1）的引脚2与芯片3（U1）的引脚4连接，芯片1（MKD1）的引脚3通过电阻2（R2）分别与芯片1（MKD1）的引脚2、芯片3（U1）的引脚4连接，芯片3（U1）的引脚2与电阻1（R1）连接，芯片1（MKD1）的引脚4分别与二极管2（D1）的一端、二极管2（D1）一端、电容1（C1）的上端连接，芯片1（MKD1）的引脚5与芯片1（MKD1）的引脚4连接，芯片1（MKD1）的引脚7与芯片1（MKD1）的引脚8连接，芯片1（MKD1）的引脚8分别与二极管2（D1）的另一端、电容7（E3）的另一端连接、电容1（C1）的下端连接，芯片2（MKD2）的引脚4分别与二极管3（D2）的上端、电容6（E2）的上端、电容2（C2）的上端连接，芯片2（MKD2）的引脚5与芯片2（MKD2）的引脚4连接，芯片2（MKD2）的引脚7与芯片2（MKD2）的引脚8连接，芯片2（MKD2）的引脚8分别与二极管3（D2）的下端、电容6（E2）的下端、电容2（C2）的下端连接，电容2（C2）的上端分别与DL0V的触点、电容1（C1）的下端连接，芯片2（MKD2）的引脚1同时与芯片1（MKD1）的引脚1、芯片3（U1）的引脚3连接，芯片2（MKD2）的引脚1同时与电容3（C3）的下端、电容4（C4）的下端、电容5（E1）的下端、二极管1（D0）的下端连接，芯片2（MKD2）的引脚2同时与芯片1（MKD1）的引脚2、芯片3（U1）的引脚4、电阻2（R2）的一端连接，芯片2（MKD2）的引脚3同时与电阻2（R2）的另一端、芯片1（MKD1）的引脚3连接，芯片2（MKD2）的引脚3同时与电容4（C4）的上端电容3（C3）的上端、电容5（E1）的上端、二极管1（D0）的上端连接。

3.根据权利要求1中所述的一种基于锂电池和模块电源的继电保护测试仪，其特征在于：所述电压功放电源（5）包括芯片3（U1M1）、芯片4（U1M2）、芯片5（U1M3）、芯片6（U1M4）、芯片7（U1M5）、芯片8（U1M6）、芯片9（U1M7）、芯片10（U1M8）、二极管4（D1M1）、二极管5（D1M2）、二极管6（D1M3）、二极管7（D1M4）、二极管8（D1M5）、二极管9（D1M6）、二极管10（D1M7）、二极管11（D1M8）、电容8（C1M1）、电容9（C1M2）、电容10（C1M3）、电容11（C1M4）、电容12（C1M5）、电容13（C1M6）、电容14（C1M7）、电容15（C1M8）、电容16（C2M1）、电容17（C2M2）、电容18（C2M3）、电容19（C2M4）、电容20（C2M5）、电容21（C2M6）、电容22（C2M7）、电容23（C2M8）、电容24（E1M1）、电容25（E1M2）、电容26（E1M3）、电容27（E1M4）、电容28（E1M5）、电容29（E1M6）、电容30（E1M7）、电容31（E1M8）、第一正极（J.IDI+）、第一负极（J.IDI-）、继电器（JD1）、第二正极（J.i+）、第二负极（J.i-）、芯片11（U2）、三极管（Q1）、二极管12（D3）、电阻3（R3）、电阻4（R4），其中：芯片3（U1M1）的引脚1与电容16（C2M1）的上端、第一正极（J.IDI+）连接；芯片3（U1M1）的引脚2与电容16（C2M1）的下端、第一负极（J.IDI-）连接；芯片3（U1M1）的引脚6与二极管4（D1M1）的上端、电容8（C1M1）的上端、电容24（E1M1）的上端连接；芯片3（U1M1）的引脚4与二极管4（D1M1）的下端、电容8（C1M1）的下端、电容24（E1M1）的下端连接；芯片4（U1M2）的引脚1同时与电容17（C2M2）的上端、第一正极（J.IDI+）连接；芯片4（U1M2）的引脚2同时与电容17（C2M2）的下端、第一负极（J.IDI-）连接；芯片4（U1M2）的引脚6同时与二极管4（D1M1）的下端、二极管5（D1M2）的上端、电容9（C1M2）的上端、电容25（E1M2）的上端连接；芯片4（U1M2）的引脚4同时与二极管5（D1M2）的下端、电容9（C1M2）的下端、电容25（E1M2）的下端连接；芯片5（U1M3）的引脚1同时与电容18（C2M3）的上端、第一正极（J.IDI+）连接；芯片5（U1M3）的引脚2同时与电容18（C2M3）的下端第一负极（J.IDI-）连接；芯片5（U1M3）的引脚6同时与二极管5（D1M2）的下端、二极管6（D1M3）的上端、电容10（C1M3）的上端、电容26（E1M3）的上端连接；芯片5（U1M3）的引脚4同时与二极管6（D1M3）的下端、电容10（C1M3）的上端、电容26（E1M3）的下端连接；芯片6（U1M4）的引脚1同时与电容19（C2M4）的上端、第一正极（J.IDI+）连接；芯片6（U1M4）的引脚2同时与电容19（C2M4）的下端、第一负极（J.IDI-）连接；芯片6（U1M4）的引脚6同时与二极管6（D1M3）的下端、二极管7（D1M4）的上端、电容11（C1M4）的上端、电容27（E1M4）的上端连接；芯片6（U1M4）的引脚4同时与二极管7（D1M4）的下端、电容11（C1M4）的下端、电容27（E1M4）的下端连接；芯片7（U1M5）的引脚1同时与电容20（C2M5）的上端、第一正极（J.IDI+）连接；芯片7（U1M5）的引脚2同时与电容20（C2M5）的下端、第一负极（J.IDI-）连接；芯片7（U1M5）的引脚6同时与二极管7（D1M4）的下端、二极管8（D1M5）的上端、电容12（C1M5）的上端、电容28（E1M5）的上端连接；芯片7（U1M5）的引脚4同时与二极管8（D1M5）的下端、电容12（C1M5）的下端、电容28（E1M5）的下端连接；芯片8（U1M6）的引脚1同时与电容21（C2M6）的上端、第一正极（J.IDI+）连接；芯片8（U1M6）的引脚2同时与电容21（C2M6）的下端、第一负极（J.IDI-）连接；芯片8（U1M6）的引脚6同时与二极管8（D1M5）的下端、二极管9（D1M6）的上端、电容13（C1M6）的上端、电容29（E1M6）的上端连接；芯片8（U1M6）的引脚4同时与二极管9（D1M6）的下端、电容13（C1M6）的下端、电容29（E1M6）的下端连接；芯片9（U1M7）的引脚1同时与电容22（C2M7）的上端、第一正极（J.IDI+）连接；芯片9（U1M7）的引脚2同时与电容22（C2M7）的下端、第一负极（J.IDI-）连接；芯片9（U1M7）的引脚6同时与二极管9（D1M6）的下端、二极管10（D1M7）的上端、电容14（C1M7）的上端、电容30（E1M7）的上端连接；芯片9（U1M7）的引脚4同时与二极管10（D1M7）的下端、电容14（C1M7）的下端、电容30（E1M7）的下端连接；芯片10（U1M8）的引脚1同时与电容23（C2M8）的上端、第一正极（J.IDI+）连接；芯片10（U1M8）的引脚2同时与电容23（C2M8）的下端、第一负极（J.IDI-）连接；芯片10（U1M8）的引脚6同时与二极管11（D1M8）的上端、二极管10（D1M7）的下端、电容15（C1M8）的上端、电容31（E1M8）的上端连接；芯片10（U1M8）的引脚4同时与二极管11（D1M8）的下端、电容15（C1M8）的下端、电容31（E1M8）的下端连接；第一正极（J.IDI+）、第一负极（J.IDI-）分别与继电器（JD1）的接脚5、接脚4连接；继电器（JD1）的接脚3与第二负极（J.i-）触点连接；继电器（JD1）的引脚6与第二正极（J.i+）触点、二极管12（D3）的上端，继电器（JD1）的引脚8、芯片11（U2）的引脚4连接；芯片11（U2）的引脚3与通过电阻4（R4）与三极管（Q1）的引脚1连接；三极管（Q1）的引脚2为第二负极（J.i-）触点；芯片11（U2）的引脚1连接5V正极接口；芯片11（U2）的引脚2连接电阻3（R3）。